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联电与Cadence共同开发3D-IC混合键合叁考流程 (2023.02.01)
联华电子与益华电脑（Cadence）於今（1）日共同宣布以Cadence Integrity 3D-IC平台为核心的3D-IC叁考流程，已通过联电晶片堆叠技术认证，助力产业加快上市时间。
联电的混合键合解决方案可整合广泛、跨制程的技术，支援边缘人工智慧（AI）、影像处理和无线通讯等终端应用的开发 |
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Cadence看好3D-IC大趋势 持续朝向系统自动化方案商前进 (2022.12.14)
益华电脑(Cadence Design Systems)，日前在台北举行了媒体团访，由Cadence数位与签核事业群的滕晋厌（Chin-Chi Teng）博士与台湾区总经理Brian Sung亲自出席，除了分享Cadence在台湾的业务进展外，也针对未来的方案与市场布局做说明 |
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Cadence与联电共同开发认证的毫米波叁考流程 (2022.11.30)
电子设计商益华电脑 (Cadence Design Systems, Inc.) 与联电今(30)日宣布，双方合作经认证的毫米波叁考流程，成功协助亚洲射频IP设计商聚睿电子(Gear Radio Electronics)，在联电28HPC+ 制程技术以及Cadence射频(RF)解决方案的架构下，达成低噪音放大器 (LNA) IC一次完成矽晶设计(first-pass silicon success) 的成果 |
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Cadence推出全新台积电N16毫米波叁考流程 加速5G射频设计 (2022.11.18)
益华电脑(Cadence Design Systems, Inc.）宣布，Cadence 射频积体电路(RFIC)解决方案支持台积电的N16RF设计叁考流程和制程设计套件（PDK），助力加速下一代行动、5G和汽车应用。Cadence和台积电之间的持续合作，使共同的客户能够使用支持台积电N16RF毫米波半导体技术的Cadence解决方案进行设计 |
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Cadence数位与客制/类比流程 获台积电N4P和N3E制程技术认证 (2022.11.03)
益华电脑(Cadence Design Systems, Inc.)宣布，Cadence数位与客制/类比设计流程，通过台积电N4P与N3E制程认证，支持最新的设计规则手册(DRM)与FINFLEX技术。Cadenc为台积电N4P和 N3E 制程提供了相应的制程设计套件 (PDK)，以加速先进制程行动、人工智慧和超大规模运算的设计创新 |
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Cadence推出全新Certus设计收敛方案 实现十倍快全晶片同步优化签核 (2022.10.13)
益华电脑(Cadence Design Systems, Inc.) 宣布推出全新的Cadence Certus设计收敛解决方案(Closure Solution)，以应对晶片层级设计在尺寸及复杂性上所面临日益增长的挑战。Cadence Certus 设计收敛解决方案的环境可自动作业 |
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Cadence推出AI验证平台Verisium 利用大数据优化SoC设计 (2022.09.20)
电子设计商益华电脑(Cadence Design Systems) 宣布推出Cadence Verisium人工智慧(AI)驱动的验证平台，是一套利用大数据和AI优化验证工作负载、提高覆盖率，并加速根本原因分析的应用程序 |
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Cadence：未来晶片设计是SiP的时代 多物理模拟是关键 (2022.09.01)
益华电脑（Cadence Design System）执行长Anirudh Devgan，今日(9/1)在台湾用户大会「Cadence LIVE Taiwan」上指出，未来的晶片设计是SiP（系统级封装）的时代，尤其是在小晶片（Chiplet）和3D IC问世之後，SiP将会是未来最重要的晶片制造技术 |
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摩尔定律碰壁 成本为选择先进封装制程的关键考量 (2022.07.29)
本场东西讲座除了深度剖析晶片封装技术趋势与对策之外，更与亲赴现场的开发业者广泛交流，共同讨论前景与挑战。 |
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Cadence推出Optimality Explorer革新系统设计 以AI驱动电子系统优化 (2022.06.13)
益华电脑(Cadence Design Systems, Inc.)宣布，推出Cadence Optimality智慧系统引擎(Intelligent System Explorer)，可实现电子系统的多学科分析和优化(MDAO)。
在全面革新模拟功能并推出几款具有突破性效能和准确性的产品之後，Cadence进一步专注於设计优化，首先推出颠覆性的 Cadence Cerebrus智慧晶片工具(Intelligent Chip Explorer)，如今更推出 Optimality Explorer |
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联发科与瑞萨采用Cadence Cerebrus AI方案 优化晶片PPA与生产力 (2022.06.12)
益华电脑(Cadence Design Systems, Inc.)宣布，Cadence Cerebrus勍状閦晶片设计工具(Intelligent Chip Explorer) 获得客户采用於其全新量产计划。此基於 Cadence Cerebrus 采用人工智慧 (AI) 技术带来自动化和扩展数位晶片设计能力，能为客户优化功耗、效能和面积 (PPA)，以及提高工程生产力 |
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Cadence成为麦拉伦F1赛车队合作夥伴 协助创新空气动力学预测 (2022.05.30)
益华电脑(Cadence Design Systems)宣布，成为麦拉伦一级方程式车队的官方技术合作夥伴。作为长期合作夥伴关系，麦拉伦将利用Cadence Fidelity CFD软体，提供创新的空气动力学预测 |
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Cadence云端特徵化分析方案 助M31加快五倍IP上市时间 (2022.03.31)
益华电脑(Cadence Design Systems, Inc.) 宣布，矽智财专业开发商M31 Technology已采用CadenceO CloudBurstO平台，进一步完备其现有的Cadence Liberate Trio Characterization Suite分析套件基础架构，加快其先进制程IP的交付时间 |
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益华电脑与达梭系统建立合作夥伴关系 推动电子系统开发方式 (2022.02.25)
益华电脑（Cadence）和 达梭系统（Dassault）宣布建立策略合作夥伴关系，共同为高科技、汽车与交通运输、工业设备、航空航太与国防以及医疗保健等众多垂直市场的企业客户，提供具整合性的新一代解决方案，推动高效能电子系统开发 |
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Cadence与达梭系统携手合作 实现端到端的跨领域协同设计 (2022.02.23)
益华电脑(Cadence Design Systems）和达梭系统，今天宣布建立策略合作夥伴关系，将达梭系统的3D EXPERIENCE平台与Cadence Allegro平台，结合在一个整合解决方案中，为高科技、运输与行动、工业设备、航太与国防、以及医疗保健等上下游垂直市场的企业客户，提供具整合功能的下一代解决方案 |
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EMA、Cadence和RIT联手打造全新大学级PCB设计课程 (2022.02.23)
根据PCD&F的年度行业调查，未来15年内，78%的PCB设计师将退休。由於缺乏培训和指导机会，训练有素的PCB专业人员将面临严重短缺的现象。EDA系统解决方案供应商EMA Design Automation与Cadence合作 |
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适用于电池供电设备的热感知高功率高压板 (2021.12.30)
电池供电马达控制方案为设计人员带来多项挑战，例如，优化印刷电路板热效能至今仍十分棘手且耗时... |
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Cadence数位、客制与类比流程 获台积电3奈米和4奈米制程认证 (2021.11.11)
Cadence Design Systems, Inc.宣布，其数位和客制/类比流程已获得台积电 N3 和 N4 制程技术的认证，以支持最新的设计规则手册 (DRM)。 Cadence 和台积电双方持续的合作，为台积电 N3 和 N4 制程提供了相应的制程设计套件 (PDK)，以加速行动、人工智慧和超大规模运算的创新 |
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Cadence与台积电紧密合作3D-IC发展 加速多晶片创新 (2021.11.08)
Cadence Design Systems, Inc.宣布正与台积电紧密合作加速 3D-IC 多晶片设计创新。作为合作的一部分，Cadence Integrity 3D-IC 平台是业界第一个用于 3D-IC 设计规划、设计实现和系统分析的完整统一平台，支持台积电 3DFabric 技术，即台积电的 3D 矽堆叠和先进封装的系列技术 |
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Cadence发表业界首款小晶片和先进封装3DIC平台 加速系统创新 (2021.10.13)
Cadence Design Systems今天宣布，正式推出CadenceO Integrity 3D-IC平台，为业界首个全面、高容量的3D-IC平台，将设计规划、实现和系统分析，整合在单个且统一的管理介面上。此一整合型3D-IC平台，可支援Cadence第三代3D-IC解决方案，通过热完整性、功率和静态时序分析能力，提供以系统级PPA表现，使之在单一小晶片(chiplets)中发挥效能 |
OASIS是一个非营利的机构，其作用在于发展、整合，以及统一世界各地电子商业所需要的专用标准。OASIS并制定出全球电子商业的安全标准、网络服务、XML的标准、全球商业的流通，以及电子业的出版。
