益華電腦(Cadence)與惠普科技(HP)訂於11月28日共同舉辦一場介紹數位IC模擬技術最新發展趨勢的研討會 - "Digital Simulation Performance Seminar"，邀請您前來了解如何把數位IC模擬效能提昇至一個全新的層次。這項研討會將包括幾節小型課程指導設計人員採用最先進的技術與方法，大幅縮減驗證數位電路所需的時間與人力。除了上述的最佳驗證工具資訊之外，參加來賓同時還可親眼目睹以下實機展示：

1. Cadence新一代的邏輯驗證工具。

2. HP的尖端工作站電腦引擎。

本次研討會將邀請 Cadence 位於印度數位驗證產品研發中心之高級主管 Mr. Nitin Chowdhary 暨 HP 臺灣分公司技術顧問 Mr. Chun-Pang Li 共同探討如何將驗證效率提昇至一個全新的層次。其內容分為下列三個主要大綱：

一、 如何調校模擬的效能

設計人員在撰寫HDL碼時，有時會忽略某些拖慢模擬速度的因素。最差的情況甚至會拉長好幾倍的模擬時間。第一段課程會介紹一些技巧及手法，找出模擬速度簡減慢的癥結，並予以調整改善。

二、 導入模擬伺服群組(Simulation Server Farm)架構

隨著晶片整合度與複雜度的昇高，工程師用來模擬電路的週期數(Cycle)也隨之增加。因而自然需要更多電腦的運算能力以迅速完成大量的模擬週期及相關的結果。第二段課程將討論如何設立"模擬群組"(Simulation Form)，協助設計人員共同分享一群工作站引擎聯合構成的強大運算能力。

三、 採用事件(Transaction)層次的測試及偵錯技術

在複雜的電路設計中，工程師必須執行許多不同的有效模擬，方能決定電路的運作效能(performance)。但伴隨而來則是偵錯與測試負荷量的增加。第三段課程將介紹如何運用事件層次的測試及偵錯方法與工具，以快速檢驗電路功能是否完全符合預設的行為規格。