CTIMES - Cadence

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科技
典故

一個想要滿足於不同市場需求的通用型Bus標準界面，能否在不斷升級傳輸速度及加大頻寬之外，達到速度、容量、品質等多元整合、提升效能為一體的願望？

	參數與Cadence策略聯盟 (2000.07.07) 參數科技(PTC)和EDA電子設計自動化產業供應商Cadence簽訂策略聯盟協議，雙方將協助客戶以更迅速且經濟的方式研發並生產產品，大幅減少過去因散佈各地之多組設計團隊擁有多種不同設計標準，而造成複雜的電子系統之設計有不連貫的現象
	NEC認可NC-Verilog模擬工具的簽證(sign-off)能力 (2000.05.03) Cadence發佈新聞稿指出NEC的新一代特殊應用積體電路(ASIC)設計作業已能在NC-Verilog邏輯模擬技術中直接完成最後簽證(Sign-off)的程序。透過一連串嚴謹的認證步驟，NEC將把NC-Verilog整合至其OpenCAD設計環境內，以支援超大型複雜晶片的開發工作
	Cadence高密度連線封裝技術研討會 (2000.02.16)
	時序驅動設計流程深次微米晶片設計的里程碑 (2000.01.01) 參考資料：
	第一屆Cadence台灣產品用戶聯誼會-IC產業組 (1999.11.29) 主　　辦：益華電腦地　　點：新竹市中華路二段75號新竹凱撒飯店 3樓宴會廳電　　話：(02)2775-1756 葉貞宜
	Cadence Cierto虛擬元件共同設計整合環境(VCC)記者發表會 (1999.11.29) Cadence即將全球同步發表其最新的Cierto虛擬元件共同設計(Virtual Component Co-design，VCC整合環境，這項技術可大幅提昇電子產品的設計生產力及串連系統設計的軟硬體共同驗證與實作的全部流程