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ANSYS完成最新台積電5奈米FinFET製程技術認證 (2019.04.23)
台積電和ANSYS支援新世代應用電源完整性和可靠度多物理場解決方案
台積電（TSMC）和ANSYS（NASDAQ: ANSS）透過全新認證和完整半導體設計解決方案，幫助共同客戶滿足新世代行動、網路、5G、人工智慧 （AI）、雲端和資料中心應用持續增長的創新需求 |
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Mentor擴展可支援台積電5奈米FinFET與7奈米FinFET Plus 製程技術的解決方案 (2018.11.20)
Mentor今（20）天宣佈其Mentor CalibreR nmPlatform 與Analog FastSPICE (AFS) 平台已通過台積電7奈米 FinFET Plus 與最新版本的5奈米FinFET製程認證。此外，Mentor 持續擴展Xpedition Package Designer 和Xpedition Substrate Integrator 產品的功能，以支援台積電的先進封裝技術 |
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Mentor擴展可支援台積電5/7奈米FinFET Plus 製程技術的解決方案 (2018.11.19)
Mentor今天宣佈，該公司的Mentor Calibre nmPlatform 與Analog FastSPICE (AFS) 平台已通過台積電7奈米 FinFET Plus 與最新版本的5奈米FinFET製程認證。此外，Mentor 持續擴展Xpedition Package Designer 和Xpedition Substrate Integrator 產品的功能，以支援台積電的先進封裝技術 |
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Mentor強化支援台積電5nm、7nm製程及晶圓堆疊技術的工具組合 (2018.05.02)
Mentor宣佈該公司Calibre nmPlatform 和Analog FastSPICE (AFS) 平台中的多項工具已通過台積電(TSMC)最新版5奈米FinFET和7奈米 FinFET Plus製程的認證，Mentor 亦宣佈，已更新其 Calibre nmPlatform工具，可支援台積電的Wafer-on-Wafer (WoW)晶圓堆疊技術，這些 Mentor工具以及台積電的新製程將能協助雙方共同客戶更快地為高成長市場實現矽晶創新 |
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ANSYS獲頒三項台積電年度夥伴獎 (2017.11.08)
台積電 （TSMC）與ANSYS提供電源和可靠度分析解決方案，協助客戶成功開發新一代行動、高效能運算和車用應用。台積電於今年的開放創新平台（Open Innovation Platform; OIP）生態系統論壇上頒發三項獎項給ANSYS，展現對ANSYS全方位解決方案的肯定 |
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Cadence數位與客製/類比工具通過台積電10nm FinFET製程認證 (2015.04.13)
益華電腦（Cadence）的數位與客製/類比工具軟體已通過TSMC台積公司最新10奈米FinFET製程技術的設計參考手冊（Design Rule Manual, DRM）與SPICE模型認證。
Cadence客製/類比和數位設計實現與signoff工具已獲台積電高效能參考設計認證，能夠為客戶提供在10nm FinFET製程上最快速的設計收斂 |
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Cadence提供ARM高階行動IP套裝完整的開發環境 (2015.02.04)
益華電腦（Cadence）與安謀（ARM）合作推出一個完整的系統級晶片（SoC）開發環境，支援ARM全新的高階行動IP套裝，它採用最新ARM Cortex-A72處理器、ARM Mali-T880 GPU與ARM CoreLink CCI-500快取資料一致互連（Cache Coherent Interconnect；CCI）解決方案 |
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Cadence數位解決方案協助創意電子完成1.8億邏輯閘SoC設計 (2014.10.21)
創意電子採用Cadence Encounter數位設計實現系統在台積16奈米FinFET Plus製程完成首件量產設計定案
益華電腦（Cadence）與創意電子宣布，創意電子在台積電16nm FinFET Plus （16FF+）製程上，採用Cadence Encounter數位設計實現系統完成首件高速運算ASIC的設計定案（tape-out） |
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Cadence數位與客製／類比工具通過台積公司16FF+製程認證 (2014.10.07)
益華電腦（Cadence）宣佈其數位和客製／類比分析工具已通過台積公司（TSMC）的16FF+（FinFET Plus）製程的V0.9設計參考手冊（Design Rule Manual；DRM）與SPICE認證，相較於原16nm FinFET製程，讓系統和半導體廠商能夠運用此新製程在相同功耗下提升15%的速度，或在同等速度下省電30% |
