益華電腦(Cadence Design Systems, Inc.)今天宣布，位於台灣新竹的智原科技(Faraday Technology Corp.)，透過採用Cadence完整的工具流程，已成功完成該公司最大型的系統單晶片(SoC)專案開發。這是一顆邏輯閘數達3億個的4G基地台晶片。藉由在其階層式(hierarchical)設計流程中部署Cadence Encounter數位設計工具，智原科技的設計團隊在短短的七個月內，就完成這顆複雜SoC從後段建置到投片的工作。

透過運用Encounter數位設計，實現(EDI)系統中的元件與技術，智原科技成功使這顆SoC每次執行原型設計的時間，從兩周縮短至3到5天，包括GigaOpt多執行緒最佳化與先進分析、Encounter Conformal Equivalence Checker (EC)的階層式EC比較方法論、RC萃取與時序分析的整合性簽核工具。

此外，智原科技還採用了Cadence的其他工具與技術，包括Incisive Enterprise Simulator、驗證IP、Encounter Power System、Allegro Package Designer，以及Allegro Sigrity?訊號和電源完整性解決方案。

智原科技研發副總洪正信表示：「這顆SoC是我們首次進行的最大規模設計專案，也是台灣目前最高複雜度的SoC。因此在開發過程中，我們必須彙集最佳的工具組合，以確保在效能、品質和上市時程方面，都能很有效率的達陣。Cadence豐富的數位設計實現與驗證產品，再加上其高度的支援與配合，協助我們達成了所有的設計目標。」

Cadence公司EDA產品策略長徐季平博士表示：「對智原科技來說，為了管理這類大型SoC設計日益提升的複雜度，它需要採用緊密整合的解決方案，以協助設計人員快速地將創新設計落實為真正的產品。透過發揮Encounter數位設計實現系統與驗證方案的功能，智原科技大幅提升了SoC開發的速度。」

更多有關這項設計專案的訊息，請點選這裡(Link)。智原科技將在11月20~22日於日本橫濱舉行的2013年嵌入式技術大會(Embedded Technology 2013 Conference)上介紹此專案的詳細內容。