益华计算机（Cadence）宣布其数字和客制／模拟分析工具已通过台积公司（TSMC）的16FF+（FinFET Plus）制程的V0.9设计参考手册（Design Rule Manual；DRM）与SPICE认证，相较于原16nm FinFET制程，让系统和半导体厂商能够运用此新制程在相同功耗下提升15%的速度，或在同等速度下省电30%。而目前也正进行16nm FF+ V1.0版本认证，预计将于2014年11月完成。Cadence也与台积公司合作提升其16FF+制程的客制设计参考流程 （CDRF）。此外，Cadence也与台积公司合作10nm FinFET制程，Cadence的技术已为支持客户早期投入10nm的设计做好准备。

Cadence客制／模拟和数字设计实现和签核工具已获台积公司用于高效能参考设计，以便提供客户最迅速的设计收敛。通过16FF+认证的Cadence工具包括：Encounter数字设计实现系统、Tempus时序Signoff解决方案、Voltus IC电源完整性解决方案、Quantus寄生参数撷取解决方案、Virtuoso客制设计平台、Spectre仿真平台、实体验证系统（Physical Verification System）、Litho实体分析和化学机械研磨预测器（CMP Predictor）等。

CDRF的优化内容包括一个整合进Virtuoso模拟设计环境GXL中的台积公司应用程序编程接口（API）、能加快统计仿真流程，一种运用模块产生器 （ModGen）技术的新设计方法设计FinFET数组以避免密度梯度效应 （density gradient effects），同时更导入电子意识设计（EAD）平台萃取和分析在设计执行流程中的实时寄生效应和电子迁移（EM）违反现象。流程中使用到的Cadence工具，包括Virtuoso客制设计平台、整合式实体验证系统、实体验证系统、Quantus寄生参数解决方案、Spectre仿真平台、Voltus-Fi客制电源整合解决方案和Litho电子分析器等。

台积公司设计基础架构营销事业部资深协理Suk Lee表示：「我们和Cadence密切合作认证工具，让客户受益于台积公司16nm FF+制程的高性能和低功耗。我们的设计工具和生产制程都经过了测试，以确保他们能紧密的协同工作，让客户能够实现减少迭代和提升可预测性。此外，我们还在积极地和Cadence合作10nm FinFET制程，共同的流程已经为客户的早期设计做好了准备。」

Cadence资深副总裁兼策略长徐季平博士表示：「创新是我们秉持的核心精神，这也是我们持续投资与台积公司的伙伴关系和开发16 nm 与10nm FinFET技术开发的主因，台积公司与Cadence紧密合作力求突破，以便协助共同客户走在硅技术的最前端。」他表示全球最新行动装置制造芯片的客户已开始采用10nm FinFET方案，克服设计复杂度并加快上市速度。