联华电子今日宣布，Cadence优化的数位全流程，已获得联华电子22 奈米超低功耗 (ULP) 与 22 奈米超低漏电 (ULL) 制程技术认证，以加速消费、5G 和汽车应用设计。该流程结合了用于超低功耗设计的领先设计实现和签核技术，协助共同客户完成高品质的设计并实现更快的晶片设计定案 (tapeout) 流程。

Cadence 数位全流程已针对联电的 22ULP与ULL 制程技术进行优化，流程包括 Innovus 设计实现系统、Genus 合成解决方案、Liberate元件库特征化解决方案、Quantus寄生效应萃取解决方案、Tempus时序签核解决方案与物理验证系统 (PVS和LPA)。

联电矽智财研发暨设计支援处处长陈元辉表示：「联电的 22ULP与ULL 平台非常适合各种半导体应用，包括对功率或漏电敏感的消费类晶片，及需要更长电池寿命的可穿戴产品。藉由与 Cadence 合作，客户可使用我们最新的制程技术和 Cadence 强大的数位全流程，能够满足严格的设计要求并实现设计和生产力目标。」

Cadence数位与签核产品管理处长 Kam Kittrell 提到：「透过我们与联电的最新合作，我们的共同客户可以采用经过联电认证的数位参考流程以及联电的 22ULP与ULL 低功耗技术，即可立即开始设计工作。该认证使联电客户能够利用最先进的低功耗工具组合进行设计合成、布局绕线和签核，使客户能够充满信心地设计创新应用。」

此支援 22ULP与ULL 设计的一些流程的关键功能如下：

‧顶尖的设计实现和优化引擎：从 RTL 到 GDSII 完全整合的引擎，让使用者能够实现功耗、效能和面积 (PPA) 目标并缩短上市时间。

‧最佳签核收敛：Cadence 提供唯一具有完全整合的布局绕线、时序签核、物理验证和 IR 压降/电源签核功能的数位流程，以最少的迭代提供无与伦比的最终设计收敛，协助及时交付先进制程产品。

‧低功耗标准元件库开发和特征化：联电采用以 Cadence Liberate元件库特征化解决方案套件为基础的广泛数位全流程方案，取代了既有的元件库特征化工具，实现先进时序和功耗分析、优化和签核流程。