新思科技（Synopsys）近日宣布扩大合作关系，共同开发用于联电28奈米HLP Poly SiON制程之DesignWare IP。新思科技进一步扩展先前在联电40及55奈米制程上的成功经验，计划将经过验证之DesignWare嵌入式内存（embedded memories）及逻辑库（logic library）用于联电28奈米HLP Poly SiON制程技术中。此次合作将让设计人员得以较低风险同时缩短上市时程的方式生产高速、低功耗的SoC。双方的长期合作已成功开发出应用于联电180到28奈米制程的高质量DesignWare IP。

保留传统Poly SiON闸极堆栈（gate stack）的成本优势及使用专利制程技术外，联电的28HLP制程技术可提供其他28奈米HLP Poly SiON产品所不及的高成本效益以及效能和功耗的臻进。强化的28奈米HLP Poly SiON制程提供平顺的40奈米迁移路径（migration path），便于设计的采用且可加速上市时程。

新思科技广泛的嵌入式内存和标准单元库（cell library）产品内容不但针对速度、功率和面积进行优化，同时也已经硅晶验证（silicon proven）并用于超过十亿的芯片中。DesignWare嵌入式内存和逻辑库包含诸如休眠、睡眠和关机等先进功耗管理功能，以及可协助延展行动应用装置之电池续航力的功耗优化工具（Power Optimization Kit）。此外，新思科技的整合STAR Memory System测试修复解决方案能让设计人员在降低整体芯片面积的状况下达成较佳的测试质量及较高的嵌入式内存产出。

新思科技IP及系统营销副总裁John Koeter表示，新思科技与联电的客户将受惠于双方的合作，透过使用经联电28奈米制程技术测试过的IP，其所设计的SoC产品将更显出众。