益华计算机(Cadence Design Systems Inc.)于2014年美国硅谷举办的CDNLive大会中，与格罗方德 (GLOBALFOUNDRIES)共同宣布，已经将具备ARM Cortex-A12处理器的四核心测试芯片设计定案。以高达2.0GHz频率的作业为目标，还要维持在主流行动功耗与面积的标准内，这款测试芯片于GLOBALFOUNDRIES的28nm-SLP (28奈米超低功率高介电常数金属闸极)制程中设计实现，运用完整Cadence 工具流程，并采用ARM POP 技术，充分发挥28-SLP制程的完全效能。

Cortex-A12处理器提高了40%的效能，并指引了从ARM非常成功的Cortex-A9处理器开始的升级路径，同时兼具前代产品的绝佳能源效率。在智能手机与平板计算机等行动应用方面，成功的设计定案(tapeout)显示Cortex-A12核心协作的重大里程碑。

GLOBALFOUNDRIES产品管理副总裁Ana Hunter表示：「我们是利用Cortex-A12处理器的领导晶圆厂，与Cadence和ARM密切合作，运用自家28nm低功耗制程设计实现这款新核心，并特别调整ARM链接库以满足严苛的行动市场需求。这款测试芯片将有助于让双方客户了解，如何搭配28nm-SLP制程运用Cadence工具流程，从Cortex-A12处理器实现产品化并且受益良多。」

ARM执行副总裁兼实体设计部门总经理Dipesh Patel表示：「ARM Cortex-A12处理器是高效能运算解决方案，能够使希望升级既有中阶行动产品的开发人员受益无穷，也使我们的技术扩及于电视机顶盒等全新的电子装置领域。ARM、Cadence与GLOBALFOUNDRIES连手开发运用ARM POP IP的28nm测试芯片，更进一步缩短了上市前置时间。」

使用完整的Cadence RTL-to-signoff数字设计实现流程，包括Encounter RTL Compiler、实体Encounter RTL Compiler、Encounter数字设计实现系统与Encounter Conformal Equivalence Checker。也使用了全套Cadence signoff工具，包括QRC Extraction、Tempus与实体验证系统(Physical Verification System)，从RTL取得开始到最终signoff与投入试产的前置时间缩短到15个星期以内。

Cadence数字与Signoff事业群资深副总裁Anirudh Devgan表示：「这种Cortex-A12处理器测试芯片的项目是重大里程碑，唯有透过紧密协作才有可能达成。就对于开发ARM最新核心的公司而言，我们与GLOBALFOUNDRIES和ARM携手合作绝对是一个好消息。」

GLOBALFOUNDRIES的28nm-SLP技术最适合于新一代智能行动装置，能够实现具备更快处理速度、更小芯片尺寸、更低待机功耗与更长电池续航力的绝佳设计。这项技术以GLOBALFOUNDRIES的「闸极优先(Gate First)」到高介电常数金属闸极(High-K Metal Gate，HKMG)方法为基础，这种方法投入量产已经几乎3年时间了。这项技术提供效能、电源效率与成本的绝佳组合，最适合于行动市场。

POP技术包含专为特定ARM核心与处理技术而调整的ARM Artisan Physical IP逻辑库与内存处理程序、标明ARM所实现核心设计的确切条件与结果的周延测试报告，还有使用手册、平面规划与脚本等POP设计实现知识。POP IP产品现在供货范围涵盖40nm到28nm，预计将延伸到14nm制程技术，适用于各式各样Cortex-A处理器系列CPU与Mali GPU产品。