EE Times網站報導，EDA大廠Synopsys與中國大陸晶圓業者上海華虹NEC（HHNEC），日宣佈雙方將針對華虹NEC之0.25微米製程生產線，共同開發新一代的參考設計流程，此一經過驗証的流程採用Synopsys Galaxy設計平台和華虹NEC的I/O和0.25微米標準單元庫，可解決複雜SoC設計所產生之問題，縮短設計時程。

該報導指出，為滿足快速發展之中國大陸IC設計客戶之高階需求，華虹NEC決定與Synopsys共同開發新的參考設計流程，使雙方共同的客戶能夠從中獲益。而該已完成的設計流程，按照典型之RTL到GDSII的SoC設計流程，並提供了三個階段的系統性方法。

第一階段是設計整合階段，使用Design Compiler和DFT Compiler生成設計閘級網表；第二階段則是設計實現階段，使用Astro和Physical Compiler進行佈局和佈線；進入第三階段的是設計最佳化和認可階段，在Star-RCXT的支援下，使用PrimeTime進行了考慮精確寄生效應的時序分析，並使用設計最佳化和晶片修整工具Astro實現時序收斂。

最後，在華虹NEC進行生產之前，則使用實體驗証工具Hercules對整個設計GDSII檔案進行驗証和認可。