FPGA技術的優點之一是可以更快速地進入除錯階段，內電路的除錯與整合對FPGA的設計人員非常重要，因為幾秒鐘或是幾分鐘的內電路驗證就可以取代掉數週或甚至數月的模擬時間。今日的FPGA具有相當豐富的功能與高度的整合能力，因此在設計複雜的系統或子系統時非常具有吸引力。然而，除錯所需的關鍵信號往往會躲藏在深處，一般無法直接看到，所以在設計階段的初期就必須考慮選擇一種合適的內電路除錯方法。研發團隊究竟要如何決定該採用晶片式的邏輯分析儀，或是預先設計一些掛鉤（hook），以便外接傳統的邏輯分析儀來進行除錯？

在設計階段的初期，開發FPGA系統的工程師就必須有意或無意地做出一些關鍵的決定，這些決定會影響其設計變成實際的電路之後容不容易除錯。除了會影響除錯的效率之外，所使用的方法也會對設計本身造成一些衝擊。

嵌入式的邏輯分析核心
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