奈米製程設計（0.13微米或以下）中瑕疵的型態與分佈，導致測試型態的改變，是件不爭的事實。簡單而言，必須在以阻塞（stuck-at）錯誤模型與標準的記憶體內建式自我測試為主的量產測試之外，再增加額外的測試，否則整體的測試品質將無法達到可接受DPM之標準。

這篇文章將闡述那些用來提高測試品質的各種技術，例如利用可準確產生時脈週期之PLL來進行實速測試，以及全速式記憶體內建自我測試。除此以外，也經一併介紹測試壓縮的技術，其中還包括所支援之實速（at-speed）式瞬變（transition）錯誤測試，多重偵錯測試以及其他各種以掃描鏈測試為主的附加測試向量。值得注意的是，這些都不會增加測試時間或有任何設計上之限制，亦不需要改變測試機台之介面。

測試目標與可測試設計
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