創新的深次微米CMOS技術

為解決時序子系統日益複雜的問題，深次微米CMOS技術的創新已能實現高度整合、低抖動的全新時脈元件。為支援更大的彈性需求，時序子系統必須能在更廣泛的頻率範圍中支援系統時脈生成，此頻率範圍遠大於先前所需。傳統的高效能時序子系統的實現都是環繞著固定頻率鎖相迴路（PLL）建置而成，這不太容易調整為可支援多重頻率的運作。透過DSP以及使用優異CMOS製程技術製造的混合訊號電路，可解決支援彈性的問題，時脈IC的彈性和效能亦可大幅提升。

就現階段而言，低抖動時序子系統的建置需使用許多離散式高效能元件，以及用來隔離雜訊的複雜電路板佈局，還必須倚賴豐富的鎖相迴路專業經驗，此類資源既不易搜尋，也難以養成。用以建置時序子系統的客製化PLL是採用昂貴、高效能、低抖動壓控晶體振盪器（VCXO）或是壓控SAW振盪器（VCSO）。離散式PLL還需要類比設計專業技術，且其對於電路板層級雜訊極為敏感，所以在進行設計和印刷電路佈局時必需採取特別措施。再者，囿於VCXO和VCSO的固定頻率本質，因此傳統用來實現時序子系統的方法無法被輕易重新配置以支援非整數倍數的頻率。為求滿足多重頻率的運作，就必須採用由許多不同頻率的VCXO和VCSO所構成的PLL架構。此方法的明顯缺點為需要額外的電路板空間、設計時間、設計風險、成本，以及物料成本管理。

《圖一 DSPL示意圖》

整合PLL電路

另一種方法為採用整合了晶片上PLL電路的抖動衰減倍頻器，其最大特徵為相對於一般抖動生成的最大抖動生成。能產生最大抖動的時脈倍頻器，可讓硬體設計人員在數據路徑和電路板上的時序元件間順利分配抖動預算，並確保無論在任何情況下都有充足的餘裕。此外還要檢視時脈倍頻器可用的迴路頻寬選項。若參考時脈的抖動衰減是必要的，則迴路頻寬通常為1 kHz或更少。最後，要確認時脈倍頻器可支援所有必要的頻率規劃。一個可提供抖動衰減和「任意頻率」頻率合成的捷頻（frequency-agile）時脈倍頻器範例為Silicon Labs的Si5319元件。

時脈倍頻器保持鎖定至參考時脈，過濾不需要的抖動，並針對發射器生成一個多重頻率輸出時脈。在選擇時脈倍頻器時需特別謹慎，因為所有時脈倍頻器的設計並不相同。針對高速序列數據傳輸應用，唯有最高效能的時脈倍頻器才能提供可符合終端應用要求所需的抖動效能。

當需要系統層級的時脈功能時，時脈IC方案也會較離散式方案受到青睞。以輸入時脈間的無中斷切換為例，在此情況下，時脈IC會監視主要參考時脈的質量，並在偵測到主要時脈出現警示狀況時切換至輔助參考時脈。另一常見的系統層級時脈需求為延期（holdover），在此情況中，當缺少有效參考時脈時，時脈IC會持續生成穩定的輸出時脈。針對系統層級的需求，各供應商已可提供相應的時脈方案。

利用DSP技術發展多重PLL

所以，現在的時脈方案如何在不犧牲效能的情況下消彌離散式PLL的需求及相關的複雜度？Silicon Laboratories利用DSP技術發展多重PLL，以實現可重新組態、捷頻精密時脈倍頻器及抖動衰減。開創性的新技術實現了一個基於IC的方案，其效能與使用昂貴的VCXO或VCSO的離散式PLL無分軒輊，且能提供離散式PLL設計至今仍缺少的可組態捷頻。例如，Si53xx系列可生成2 kHz至945 MHz間的任何輸出頻率，並業界首創可自2 kHz和710 MHz間的任何輸入頻率選擇高達1.4 GHz的頻率。捷頻使單顆Si53xx晶片得以取代多個不同的離散式PLL，或是取代採用多重VCXO的複雜PLL設計。Si53xx的設計用以支援多重頻率運作，為客戶帶來諸多好處，包括成本、電路板空間、材料成本以及設計和風險的減少。

藉由採用基於DSP的技術，現在的時脈IC能將傳統所有用來實現PLL的離散式元件整合為單一CMOS晶片。此方法能除去離散式PLL中每一電路元素間的雜訊進入點，這些元件包括但不限於輸入倍頻器、VCSO、迴路濾波元件、相位偵測器，以及輸出緩衝器。因此，藉由提供更高的系統層級雜訊來源免疫力，Si53xx系列能達到低至0.3 ps RMS的超低抖動效能，大幅簡化了設計工作。為了提供高效能、全功能兩者兼具的方案，現在的時脈必須提供具有可選擇頻寬的整合型迴路。此特性讓設計人員毋需改變元件便能調整迴路頻寬，並能根據應用層級進行抖動效能的最佳化。此外，現在的時脈能支援多達四個時脈輸入及五個差動時脈輸出，毋需額外的倍頻器和扇出（fan out）緩衝器－傳統上這些元件會出現在現今的複合時序子系統中。

利用DSP技術的時脈也能大幅簡化設計及現今時序架構的供應鏈問題。藉由完全整合頻率可重新組態的PLL，可省下設計獨立PLL的時間，且PLL的專家可以轉而去解決其它更重要的設計問題。

傳統VCXO/VCSO PLL與Si53xx任意頻率精密時脈比較表

結論

時序子系統通常是電路板設計的最後環節，因此，對於硬體設計人員而言，基於DSP的時脈所提供的彈性帶來莫大好處，這也讓他們得以避免設計風險，不再受到供應鏈的限制，減少需要庫存的元件數量，且毋需依賴昂貴的晶體振盪器 － 此石英的性能會隨著時間和溫度而下降。最後，雖然這在電路板設計中並非是對成本最敏感的部分，但是相較於使用多個離散式PLL，使用任意頻率時脈IC仍能省下不少成本。將複雜的PLL功能轉移至數位電路，也更利於未來的創新及空間和成本的降低，以開創更佳產品藍圖，這些遠非傳統技術所能承諾的。