以現今的晶片設計的發展趨勢而言，基於設計成本的考量，一般都會考慮系統晶片設計的可能性。近年來製程技術的成熟，也使系統晶片設計的可行性增加。因此，系統晶片的概念已經是一種不可阻檔的趨勢了。系統晶片除了在硬體方面面臨了一些實作的問題外，系統晶片在不論設計、整合、系統層級的軟體自動化上，往往也都面臨很大的挑戰。在測試的領域裡，系統晶片測試同樣也遇到了許多困難，為了解決這些困難，達到系統晶片測試的需求，有很多學者提出看法。IEEE 1500測試封套就是一種被廣為研究的系統晶片測試封套，初期的目標在於提出純數位的系統晶片測試方法，並希望最後可以使用在數位、類比還有記憶體的混合測試中。一般人皆可依據此標準實作出可以嵌入在系統晶片中之IP核心電路，並使嵌入之IP核心電路可以透過標準測試封套完成功能操作、旁通、內部測試以及外部測試等動作。測試封套不僅可以使系統晶片測試標準化，還可以避免為了測試不同的IP核心電路，而重新設計每個IP核心電路。並且測試封套可以利用統一控制訊號控制的特性，進而達到每個IP核心電路以及各自的測試圖樣的再利用。

隨著製程的進步，延遲時間會漸漸縮短。但是連接線上的延遲時間縮短的幅度並不如一般的邏輯閘，所以連接線上的延遲時間漸漸的趕上了在邏輯閘中的延遲時間。因此，延遲時間的考量變的越來越複雜。並且，先進的製程也比較不穩定，在晶片的製作過程中，很容易造成預期外的延遲時間，並造成延遲錯誤。可預見的，測試延遲錯誤將會變的越來越重要。大部分傳統延遲錯誤測試所提的研究，都是研究如何提升測試的錯誤涵蓋率(Fault Coverage)，也有一部分研究如何有效的降低測試功率。但以現今而言，一個有效的系統晶片的延遲錯誤測試方法，或許才是當務之急。使用IEEE 1500標準測試封套來執行系統晶片的延遲錯誤測試，是一個不錯的想法。有一些研究提出以IEEE 1500標準測試封套實現系統晶片的延遲錯誤測試方法，但是這些方法都沒有考量連接線上的延遲時間。為了更準確的執行系統晶片的延遲錯誤測試，本篇研究提出兩種以IEEE 1500標準測試封套實現系統晶片的延遲錯誤測試方法。

IEEE 1500簡介
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