實現低功率耗損目標不但使元件保持良好的工作狀態，而且還有很多優勢。當然，元件需要按照規範工作以滿足性能和可靠性要求，實現這些目標對整個系統都有積極的影響。

降低FPGA功率耗損對系統設計的好處立竿見影。降低供電要求可以採用更少的元件實現成本更低的電源供電系統，進而減少PCB面積。高性能電源系統的實施成本一般在每瓦0.50美元至1.00美元之間。因此，降低FPGA的功率耗損會直接降低整個系統的成本。可以使用較小的風扇，甚至不使用風扇還有助於減小EMI。

與功率耗損直接相關的是散熱問題，因此，較低的工作功率耗損可以實現簡單而又低廉的散熱管理。一般可以不使用散熱片或者使用較小的散熱片。在高密度、高性能設計中，可以採用無電源的散熱片來替代成本較高、可靠性較差的有電源元件，也同時降低了系統對氣流散熱的要求。

低功率耗損工作意味著較少的元件和較低的元件溫度，對系統可靠性有積極的影響。元件工作溫度降低10℃會使元件使用壽命延長一倍。對於FPGA而言，降低功率耗損的根本在於直接提高了整個系統的性能和品質，並降低成本。

65nm的功率耗損挑戰

功率耗損由靜態功率耗損和動態功率耗損組成。隨著半導體採用更小的製程尺寸以及系統速率的提高，每一節點的內部核心電壓下降，比較容易管理動態功率耗損的增加。結合更小的雜散電容（與較小的電晶體有關）以及邏輯閘之間更短、更少的電容互聯，動態功率耗損的增加率降低。然而，由於電晶體洩漏的增加，靜態功率耗損呈指數增大。

靜態功率耗損的挑戰

半導體物理中眾所周知的規律是漏電流隨電晶體長度的減小而增大。較短的實體連接距離使電流更容易洩漏。源極至漏極洩漏電流以及柵極漏電流分別和溝道長度以及邏輯閘氧化厚度成反比，其洩漏會顯著增大。

源極至漏極洩漏電流

源極至漏極洩漏電流也稱為次臨界電流（ISUB），是洩漏的主要原因。此處，即使電晶體邏輯閘已經關斷，電流仍然從電晶體源極流向漏極。由於電晶體尺寸減小，很難防止這種電流的出現，因此，在所有其他參數相等的情況下，較小的65nm電晶體要比尺寸較大的電晶體有更大的源極至漏極洩漏電流。而且，源極至漏極洩漏電流隨溫度的增加而呈指數增加。例如，結溫（TJ）從25℃上升到85℃會使源極至漏極洩漏電流增大5倍。

另一問題是邏輯閘氧化層的厚度。較薄的氧化層使電晶體能夠更迅速地開關，但是也增加了漏電流。電晶體的臨界值電壓也會影響漏電流的大小。電晶體的臨界值電壓（VT）是溝道開始傳導柵極和源極之間電流的電壓值。較小的高速電晶體需要較低的臨界值電壓（受參雜和氧化層厚度的影響）透過邏輯閘控制來保持電晶體打開和關斷的速率，但是由於電晶體溝道不能徹底關斷，這也會增加漏電流。

柵極洩漏電流

從柵極到基底的這種漏電流雖然沒有次臨界值那麼關鍵，但也非常重要。柵極漏電流隨著電晶體邏輯閘氧化層厚度在65nm製程節點的降低而增大。與源極至漏極洩漏電流不同，柵極漏電流受溫度的影響不大。

動態功率耗損的挑戰

動態功率耗損是元件訊號觸發和電容負載充放電導致的額外功率耗損。影響動態功率耗損的主要因素是電容充電、供電電壓以及時脈頻率。動態功率耗損受益於小製程節點上電容和電壓的減小，按照摩爾定律降低。其挑戰在於隨著製程節點的減小以及最大時脈頻率的增加，需要採用更多的電路。儘管隨著製程節點的發展，相同電路的功率耗損在降低，但FPGA電容一直在加倍成長，最大時脈頻率也在增加。

如果不採取適當措施來降低靜態和動態功率耗損，FPGA功率耗損很容易達到一個平衡點，在這一點，其功率耗損將抵消製程節點減小所帶來的優勢。

解決功率耗損挑戰的措施

Altera採用了三重措施來解決65nm的功率耗損挑戰：使用台積電（TSMC）的65nm低功率耗損（LP）製程、晶片製程最佳化以及PowerPlay功率耗損分析和最佳化技術。

65nm低功率耗損製程

自0.13μm之後的每一製程節點，台積電都採用了特殊的系列技術來最佳化低功率耗損應用。其65nm LP系列技術針對DVR、手持終端設備以及可攜式媒體播放器等可攜式和消費性電子市場應用。為實現最低的靜態和動態功率耗損，LP製程使用多臨界值電壓、多I/O電壓電晶體和可變邏輯閘長度電晶體等技術，針對性能和漏電流進行精細調整。和通用（G）元件相比，LP元件使用較厚的邏輯閘氧化層，僅僅犧牲部分性能，使待機電流呈指數下降。此外，台積電提供針對低功率耗損進行了最佳化的函式庫、IP和設計參考流程，將製程和設計技術緊密結合在一起。

晶片製程最佳化

在半導體行業中，一直透過加大對設備、製程技術、設計工具和電路設計方法的投入來解決小製程尺寸發展帶來的挑戰。由於小製程尺寸導致電晶體漏電流增大，使得功率耗損增加成為整個行業面臨的難題。65nm製程節點（以及以前的製程節點）廣泛使用的技術被用於保持或者提高性能，同時管理由電晶體洩漏導致的功率耗損問題。(表一)為製程技術與優勢對照表。

全銅佈線

在150nm製程節點採用全銅金屬進行晶片內佈線，在所有130nm、90nm和65nm產品中都採用了全銅佈線。銅替代鋁之後，減小了電氣損耗和功率損耗，從而提升了性能。

低k絕緣

絕緣材料實現了金屬層之間的隔離，支持多佈線層。採用低k絕緣後，降低了佈線層之間的電容，顯著提高了性能，降低了功率耗損。

多臨界值電晶體

電晶體的電壓臨界值影響電晶體的性能和洩漏功率。對性能要求較高的高速電晶體採用低臨界值電壓，對性能要求不高的慢速低洩漏電晶體採用高臨界值電壓。90nm和65nm Stratix系列元件以及65nm Cyclone III元件採用了多臨界值電晶體。

邏輯閘長度可變電晶體

電晶體的邏輯閘長度影響其速率和次臨界值漏電流。當電晶體的長度接近65nm製程的最小邏輯閘長度時，次臨界值漏電流會顯著增加。Altera在性能要求不高的電路中使用較長的邏輯閘以降低漏電流。對於性能非常關鍵的電路，Altera使用長度較短的邏輯閘來提高性能。Altera在90nm和65nm Stratix系列元件中採用可變邏輯閘長度電晶體來降低功率耗損之後，在65nm Cyclone III元件中繼續採用了該技術。

PowerPlay功率耗損分析和最佳化技術

Altera創新的關鍵所在是Quartus II合成以及佈局佈線引擎能夠預測功率耗損。PowerPlay技術具備穿透性，可透過簡單的編譯設置來實現。設計工程師將時序約束簡單地設置為設計輸入過程的一部分，對設計進行合成以滿足性能要求。Altera和第三方工具為每一邏輯自動選擇需要的性能，並透過預測佈局佈線和時脈的功率耗損來降低功率耗損。Quartus II軟體的自動功率耗損最佳化功能對設計人員而言都是透明的，而且還對Cyclone III FPGA架構採取細緻的最佳化措施以降低功率耗損，這些措施包括：

分析和合成最佳化

適配器最佳化

最終設計以最低的功率耗損滿足了設計人員的需求。用戶然後可以選擇「最小努力」或者「最大努力」最佳化方法。選擇「最大努力」能夠最大程度地降低功率耗損，代價是編譯時間較長，結果隨設計和所選擇的努力級別而不同。這一特性的目的是不會降低功率耗損，同時對設計性能的影響最小。

功率耗損與性能優勢

Altera在Cyclone III系列中降低了元件的功率耗損和漏電流。儘管65nm元件較大的漏電流問題導致了過大的靜態功率耗損，然而Cyclone III FPGA靜態功率耗損要比90nm Cyclone II FPGA和其他65nm FPGA靜態功率耗損大大降低。

Altera不但降低了元件功率耗損，而且延續了其性能優勢。所有Cyclone III系列的關鍵性能優勢—嵌入式記憶體、I/O、記憶體介面以及乘法器，和Cyclone II元件相比，不但數量增加，而且邏輯結構性能保持不變。結合多種功率耗損管理方法，從製程創新到設計軟體功率耗損最佳化，Altera Cyclone III可充分發揮65nm製程優勢，以最低的功率耗損獲得需要的性能。

降低65nm生產風險的措施

Altera在65nm半導體製造製程上的發展策略是充分利用先進的技術和方法，以最低的成本為客戶提供性能最好的元件，同時降低客戶風險，保證產品儘快上市。Altera在130nm和90nm元件的市場佔有率證明，高階半導體技術存在的風險促進了FPGA架構的市場發展。因此，Altera自從2003年上半年以來，一直穩定開發和測試65nm技術。

為了實現製程優勢，同時降低尖端技術的風險，Altera採用的措施包括高階製程技術、全面65nm測試晶片程式以及降低缺陷密度的成熟系統。在所有產品中採用這些嚴格的測試和檢驗流程，可確保產品的品質、可靠性以及可用性。

Altera的晶圓代工合作夥伴台積電是晶圓代工市場的領先者。在專業晶圓代工領域，台積電佔據了全球50％以上市佔率，年度研究和開發投入超出最相近競爭對手55％。這些投入使台積電在光蝕刻方面保持世界領先。Altera的製程性設計（DFM）技術進一步保證了台積電能夠成功交付高階製程節點的產品。

透過共同努力，最顯著的成果是Altera產品的缺陷密度在穩步下降。晶片製程中出現缺陷是不可避免的，在新製程的早期階段，缺陷密度往往會非常高。雙方在可編程邏輯業界的長期合作使得Altera在65nm FPGA能夠穩定提高產量。

結語

雖然邁向尺寸更小的製程節點實現了摩爾定律預言的密度和性能優勢，但也會顯著增加功率耗損，有可能出現無法承受的高功率耗損。如果不採取降低功率耗損的措施，靜態功率耗損會增大到臨界水準。而且，如果不採取一定的功率耗損最佳化措施，由於邏輯電容增大，以及開關頻率的提高，動態功率耗損也會增加。

Altera透過65nm低功率耗損晶片製程最佳化和Quartus II PowerPlay功率耗損分析和最佳化技術，不必犧牲性能便能夠把Cyclone III FPGA的功率耗損降到最低。此外，配合晶圓代工夥伴，使功率耗損比Cyclone II降低了50％，使Cyclone III元件成為業界功率耗損最低的低成本FPGA。

---作者為Altera低成本產品資深行銷經理---