電子設計自動化廠商思源科技近期發佈其偵錯平台Verdi Automated Debug及訊號能見度增強系統Siloti Visibility Enhancement(VE)最新版本(2008.01)。此升級版關鍵重點在於提供System Verilog的驗證自動化功能，並同時提升其偵錯速度及實用性。

其升級版在Verdi偵錯平台包含有下列新功能：(1)System Verilog電路行為規則之動態時序信號紀錄;(2)新增Verilog function語法的偵錯功能，可顯示運算結果及各運算元的數值，支援電路溯源;(3)改善電路行為分析使用模式為可分次累進分析，如此便加快Verdi時間性電路行為視窗的自動溯源功能。

而在Siloti軟體部份的新功能包含：(1)提供新的使用模式縮減必要性時序信號數目，節省信號紀錄時間;(2)一次化分析出所有必要性時序信號;(3)提供指令執行模式，方便客戶整合進設計流程;(4)支援指令集的執行，可自動化執行前置準備;(5)提供時序時間區段自動偵測模式：時序信號完整化演算只需針對使用者所需的時序時間區段做運算。