Actel公司宣佈推出Actel Libero整合設計環境(IDE)的最新版本7.2，具備嶄新功能，可提升以Actel現場可編程閘陣列(FPGA)為基礎設計的彈性、效率和性能。Libero IDE 7.2具有強化的SmartGen、SmartTime和SmartPower工具，提供全新的智財權(IP)核生成功能，以支援Actel的Fusion可編程系統晶片(PSC)產品。Libero IDE 7.2還同時為Actel Fusion、ProASIC3和 RTAX-S系列產品的設計人員，提供增強的時序和功率分析功能。

Actel應用解決方案高級市務總監莊正一說：“隨著越來越多的系統工程師轉向FPGA，Libero IDE 7.2能讓這些設計人員全面發揮Fusion平台的功能，而不論是否使用系統級晶片(SoC)、混合信號、分立或類比設計環境。Actel的承諾是要爲客戶提供能增強設計人員效率和FPGA器件性能的工具，新推出的IDE具備嶄新的SmartGen、SmartTime和SmartPower功能，可以滿足設計人員的設計需求之餘，並同時降低成本和提高整個系統的可靠性。”