ARC International和Cadence聯合發表一項全新的自動化通用功率格式（Common Power Format;CPF），讓新的低功率參考設計方法學（low power reference design methodology;LP-RDM）可執行於ARC專利的ARChitect處理器組態工具當中。這項LP-RDM和Cadence的低功率技術能將ARC新的Energy PRO技術捕捉成RTL，並持續經由設計流程轉換至GDSII，使IP核心可節省高達四倍的功率。

Cadence產業聯盟部總監Michael Horne表示：「ARC和Cadence已合作成功開發出以Si2聯盟通用功率格式（CPF）標準為基礎的參考設計流程。ARC透過Cadence的CPF低功率解決方案，成功以一個標準90nm低功率標準單元函式庫為ARC核心執行台積電90nm目標製程之排線表列（netlist）合成、驗證、平面規劃和繞線。這項設計一次就通過測試而且也達到了目標功率規格。」

ARC International產品開發與服務副總裁Paul Holt強調：「ARC和Cadence過去已合作創造了許多傑出的設計成果，也為許多共同的客戶提供內建ARC可組態核心及子系統的低功率SoC設計。這次新流程的實驗結果顯示，客戶使用ARC Energy PRO技術搭配Cadence的LP-RDM將可比以往傳統低功率流程節省高達四倍的功率。」

ARC的組態工具ARChitect在一個參考設計流程函式庫之內整合了Cadence的低功率方案腳本（scripts）。ARChitect讓設計工程師在運用Virage Logic公司的Area,Speed and Power（ASAP）Logic標準單元函式庫和超低功率標準單元架構的同時，可以建置數種Energy PRO功能。隨後ARChitect會產生出包含Energy PRO設計意圖的RTL，以供輸入到Cadence低功率方案中的關鍵元件Cadence Encounter數位IC設計平台當中。透過業界標準Si2聯盟通用功率格式，Encounter平台可為台積電90nm製程技術執行RTL to netlist合成、驗證、平面規劃和繞線。因此，SoC設計工程師可以輕易組態一顆Energy PRO處理器並讓所有低功率能力都自動經由整個Encounter流程到達最終佈局。