益華電腦(Cadence Design Systems, Inc.)宣布，Open-Silicon半導體設計與製造公司善用Cadence Encounter RTL-to-signoff流程的創新，在ARM 雙核心Cortex-A9處理器的28奈米硬化上達到2.2 GHz效能。

Open-Silicon運用以行動運算應用為目標的處理器核心專屬的最新Encounter Digital RTL-to-signoff產品，包括RTL Compiler-Physical (RC-Physical)與Encounter Digital Implementation (EDI)系統。EDI系統配備先進的GigaOpt最佳化與Clock Current Optimization (CCOpt)技術，搭配RC-Physical，幫助縮減設計面積達10%、時脈樹功耗達33%以及整體漏電達27%，遠勝過以前的製程，而且加速設計收斂達兩個星期的時間。

Open-Silicon的晶片晉身尖端產品的行列，其中功耗、效能與面積(PPA)還有time-to-parts至關重要。Open-Silicon具備在許多行業的處理器設計實現的廣泛經驗，涵蓋網路架構/電信、儲存與運算，能夠實現以ARM技術為基礎的全方位SoC設計。現在客戶可以透過在Open-Silicon與Cadence最佳化RTL-to-signoff流程善用以ARM技術為基礎的設計卓越中心(Center of Excellence, CoE)，在自己以ARM技術為基礎的產品中達成睥睨群雄的效能與功耗效率。

Cadence Encounter RTL-to-signoff流程已經為以ARM處理器為基礎的設計而最佳化，幫助設計團隊達成最佳化PPA，實現全世界最先進的高效能和功耗效率的設計。這個流程包括Encounter RC-Physical、EDI系統與通過signoff驗證的有效的Cadence QRC Extraction還有ETS。EDI系統中全新的GigaOpt技術調和眾多CPU電源，更快速地產生高品質佳績，遠勝過傳統最佳化引擎。此外，完善整合的CCOpt技術藉由邏輯/實體最佳化而實現時脈樹合成一致化，獲致重大的PPA改善。