半导体设计软件解决方案厂商新思科技公司(Synopsys)20日宣布，其设计及验证产品的软件包均已支持SystemVerilog语言，领先其他同业的脚步。同时，新思科技也率先推出支持SystemVerilog验证IP的VCS Verification Library，并在Formality equivalence checker中增添SystemVerilog语法分析器(parser)之功能，说明了Synopsys在支持SystemVerilog的设计及验证流程已更为完备。对于使用逻辑合成(logic synthesis)、仿真、验证IP、测试平台自动化、RTL检测、formal analysis、及equivalence checking工具的工程师而言，藉由这项目前业界唯一支持IEEE Std 1800-2005 SystemVerilog新标准的解决方案，在开发产品时可以获致更佳效能、更具生产力、而且更能准确预测结果等优势。

Synopsys董事长兼执行长Aart de Geus表示：「Synopsys自始便是SystemVerilog的关键推手。我们已将这项标准的关键测试平台及查验构想捐给Accellera语言标准组织，并藉由与许多公司合作以完成Accellera的规格，在很短的时间内达成IEEE标准化，证明我们在业界的领导地位。在整个过程中，我们与客户密切合作，以便在实际的设计及验证环境中检视此语言。这项业界的标准，除通过严谨IEEE审核程序外，也获得厂商支持，而且已经被不少用户所采用。」