美商赛灵思（Xilinx）于前宣布，推出第四代可部分重新组态设计流程，以及智能型频率闸控方面的多项全新强化方案，可针对Virtex-6 FPGA设计中的动态模块内存，减少24%功耗。

Xilinx表示，研发业者即日起已可直接下载ISE Design Suite 12.2，利用一个简单易用的直觉化可部分重新组态设计流程，进一步降低功耗与整体系统成本。此外，最新的ISE版本中还提供一项低成本仿真解决方案，支持嵌入式设计流程。

此款可部分重新组态功能，提供可立即调整的弹性，大幅扩充单一FPGA功能。设计人员可在运作时重新编程FPGA某些区域，藉此加入新功能，对于在组件中其余部分内运行的应用软件，则完全不会受到任何影响。举例来说，客户现阶段正开发有线式光传输网络解决方案，可开发出多埠多任务器/转发器的功能，并减少使用资源达30%至45%，软件无线电解决方案可动态交换通讯波形，其他波形仍可继续运行不会受到干扰，也不必改用更大或额外的组件。可部分重新组态，亦让设计人员能用较省电功能替换掉较耗电功能，可在不需要最高效能时段，减低系统功耗。

赛灵思透过一个更加直觉化的设计流程与接口，让其第四代可部分重新组态方案更容易使用。其中包括一款改良式时序限制与时序分析流程，自动将代理逻辑插入至桥接与可重新组态的部分，并具备完整的设计时序收敛与仿真功能。ISE 12 让设计人员能运用Virtex-4、Virtex-5、以及Virtex-6等组件，开发各种可部分重新组态应用。