全球测试、量测和监控领导供货商Tektronix 日前宣布，将在 6 月2 至 6 日于美国德州奥斯汀所举办的 2013 Design Automation Conference (DAC) 会议中，展示近日推出的 Certus 2.0 ASIC 原型设计除错解决方案，摊位编号为 819。DAC 是电子系统的设计与自动化 (EDA)、嵌入式系统与软件 (ESS) 和智能财产 (IP) 等领域首屈一指的盛会。

首次在 DAC 展示的 Certus 2.0 软件套件和RTL 架构嵌入式仪器，启用了完整的 RTL 级可视性，并让原型设计平台具备 FPGA 内部可视性功能，对 ASIC 原型设计流程产生了重大的改变。此仿真级可视性能让工程师能在一天内诊断出多项瑕疵；相较于使用现有的工具，可能要花上一个星期或更长的时间才能达成。

Tektronix 嵌入式仪器事业群总经理Dave Farrell表示：「FPGA 生态系统中没有 ASIC 原型设计的主动除错功能。DAC 与会者将会亲眼看到 Certus 2.0 如何颠覆 ASIC 原型设计流程，并大幅提升除错产能」。

主动除错策略

Certus 2.0 让设计人员针对多个受FPGA LUT 些微影响的FPGA ASIC 原型设计中各个FPGA，自动检测其中可能需要的所有讯号。这使主动除错和检测策略无需重新编译 FPGA，即可针对每一个新行为进行除错；相较于使用传统工具，通常要耗费 8 到 18 个小时的冗长痛苦过程。下列为其他的主要功能：

1.按类型和实体名称自动识别和检测 RTL 讯号，包括正反器 (flip-flops)、状态机器、接口和列举类型

2.无需特殊的外部硬件或消耗 FPGA I/O 资源，即可在芯片上以高速撷取并压缩许多数据

3.进阶的芯片触发功能，将逻辑分析仪的触发方法引进嵌入式仪器

4.跨频率域和多个 FPGA 的时间关联撷取结果，提供整个目标设计的全系统视图

Certus 2.0 可以在不需要任何特殊的接头、缆线或外部硬件的情况下，在任何现有的商业或客制 ASIC 原型设计平台上运作。