美商赛灵思（Xilinx）推出Vivado设计套件2015.3版。此全新版本可让平台和系统开发人员运用专为各种市场应用设计的随插即用型IP子系统在更高的抽象层工作，进而大幅增加设计效率和降低开发成本。全新的IP子系统与加强功能的Vivado IP Integrator（IPI）和高阶合​​成（HLS），可重复使用较大型的IP架构模块及相关内容进行快速整合和验证以大幅提升设计效率。

IP子系统整合多达80个独立IP核心、软体驱动程式、设计样本及测试工具，大幅提升设计效率。

IP子系统将设计提升至全新里程

赛灵思全新LogiCORE IP子系统可高度灵活配置，其中专为各种市场应用设计的架构模块可整合多达80个独立IP核心、软体驱动程式、设计样本和测试工具。 Vivado设计套件2015.3版为乙太网路、PCIe、视讯处理功能、影像感测器处理功能和OTN开发配备了专属的全新IP子系统。这些IP子系统皆以ARM AMBA AXI 4互连协定、IEEE P1735加密和IP- XACT等业界标准设计，因此可与赛灵思以及其策略联盟厂商的IP互通，并加速整合作业。

赛灵思设计方法行销部门资深总监Tom Feist表示：「这些IP子系统都可重复使用较大型的架构模块，并可快速整合和验证所需的内容，因此可大幅加速设计效率。全新视讯IP子系统最特别的是，它完全采用C和C++语言和Vivado高阶合成来编写程式。相较于RTL流程设计估计需二年的开发时间，设计团队采用全新赛灵思子系统后提升六倍设计效率，内部开发仅需花了4个月的时间，而我们也预见未来新世代的产品将持续提升设计效率。此外，重复使用采用C语言的IP不仅能更容易将IP子系统从一个系列产品导入到另一系列产品，更可让这些微架构自动重新优化，并为新一代系统需求和矽元件特性产生相关的RTL。 」

可高度灵活配置的全新视讯处理IP子系统支援4K2K视讯解析度，并可全面支援VDMA、Deinterlacer、Chroma Resampler和Scalar等视讯功能。此视讯子系统亦可透过自动产生的AXI 介面和Vivado IPI与DisplayPort、HDMI和MIPI等介面轻松串连和同步。

赛灵思Vivado设计套件2015.3版可让设计人员藉由加强版的Vivado IPI 工具运用全新的IP子系统。除此之外，使用者亦可运用全新的模拟流程，以简化IP整合和验证作业，并可透过一键设定的简易步骤，即可建置所有重要的模拟器和各种加强的控制功能。

Vivado设计套件2015.3版现已支援Xilinx 7系列、UltraScale元件及UltraScale+ FPGAs 和MPSoC的早期支援。