台湾新竹 — 为客制IC实现更高的设计团队生产力与电路效能，益华计算机(Cadence Design Systems)今天发表开创性为客制设计方法所设计的Virtuoso Layout Suite EAD (Electrically Aware Design)。这种独家的设计中电子验证功能让设计团队能够在创建布局时，监控电子问题，而不是空等到布局完成才能够验证是否符合原始设计意图。Virtuoso Layout Suite EAD让工程师们能够缩短电路设计循环达30%，同时实现优化芯片尺寸与效能。

运用这种创新的技术，工程师们能够以电子方式实时分析、仿真和验证互连决策，获致在电子上能够正确建构的布局。这种实时能见度让工程师们能够减少对芯片效能与面积产生负面影响的保守设计作业或「过度设计」。

Virtuoso Layout Suite EAD提供：

‧从在Virtuoso模拟设计环境中执行的仿真来掌握电流与电压，然后将电子信息传递到布局环境的能力

‧ 管理功能，让电路设计人员能够设定电子条件(例如相配的电容与电阻)，并且让布局设计人员能够实时观察这些条件是否吻合

‧ 内建的互连寄生萃取引擎，在产生布局的当时快速评估布局，并提供设计中电子检视以供实时分析和优化

‧ 电致迁移(Electromigration，EM)分析，提醒布局工程师在描绘布局时所发生的任何EM问题

‧ 部分布局重复仿真，帮助预防错误被深埋在封包后的布局中，使重新设计减到最少并降低「过度设计」的需求

‧ 电路设计人员与布局设计人员之间更上层楼的协作，实现电子上能够正确建构的布局，完全不受团队成员所在位置的限制

「Virtuoso Layout Suite EAD代表自动化客制设计的一大进展，让布局设计人员与电路设计人员能够享受对电子问题的更实时能见度，以更高效率彼此合作，实现更佳成果。」Cadence益华计算机芯片实现事业群研发资深副总裁徐季平博士表示：「EAD就是我们不断地发展Virtuoso平台之承诺的铁证，确保能够满足仰赖Virtuoso以迎接复杂设计挑战的众多任务程师们的需求。」