思源科技（Sprintsoft）於日前宣佈，旗下Verdi自動化偵錯系統開始完全支援Universal Verification Methodology (簡稱UVM)。Verdi軟體在既有的HDL偵錯平台上新增全新的UVM原始碼與交易層訊息紀錄功能，讓工程師們能將複雜的SystemVerilog testbench結構具象化，以便輕鬆地進行先進系統晶片裝置測試的偵錯工作。

UVM即將成為業界標準，可確保整合來自不同來源或運用不同方法開發的testbench程式碼能夠重複利用並具備相互操作性。思源科技表示，Verdi在整合的testbench與設計偵錯環境中加入新功能支援UVM相關偵錯工作，實現更高效率的交易層資料記錄與檢視功能，遠勝過目前UVM基礎架構所能提供的偵錯訊息。由於能夠在交易層中具體看到testbench與正在測試的設計之間更豐富的資料，Verdi使用者能夠更完整地觀察整個驗證。

嶄新的UVM testbench偵錯功能運用Verdi環境的多功能交易層偵錯環境，讓工程師能夠在模擬後快速地進行testbench與設計的偵錯工作。主要功能包括試算表式的表格檢視可以進行訊息的排序與過濾，方便好用的類別瀏覽器(Class Browser)可以瀏覽Testbench結構，還有自動化來源碼追蹤功能可以找出testbench問題的源頭。