Actel於日前推出Actel Libero整合設計環境2.2版本，以開發和設計現場可編程閘陣列(FPGA)。利用Libero 2.2設計環境，設計人員可以利用Synplicity和SynaptiCAD公司的強化工具進行合成和測試基準生成。而Actel的定位佈線和驗證工具也已獲得升級。這些增強性能為設計人員提供了更易用的優點，簡化產品設計流程，並縮短了設計下一代FPGA方案的開發周期。Actel工具行銷總監Saloni Howard-Sarin表示，「利用Actel、SynaptiCAD和Synplicity公司的新版工具，Libero工具套件可讓設計人員更快捷簡易地獲得理想的性能和達到邏輯利用率目標。這項公布表明Actel的FPGA系列提供高品質支援，以及為客戶帶來完整的設計環境，可大幅縮短產品開發時間。」

Actel表示，Libero 2.2工具套件採用了Synplicity Synplify軟體的快速時序增量分析引擎和暫存器自動化重新定時特性，可實現更精確的時序預估，以便在更少的設計循環次數下產出高度優化的電路。利用自動重新定時功能，Synplify軟體可消除因關鍵路徑分析和HDL程式碼改寫所需人工密集的流程，以達平衡延遲，並能自動重新配置組合邏輯內的暫存器進行平衡佈線，從而最終提升電路性能。

Synplicity公司FPGA產品行銷總監Jeff Garrison表示，「我們很高興Actel公司選擇將Synplify合成產品納入其全面性的Libero設計環境中。透過Synplify軟體的定時引擎和特定裝置映像技術，我們相信能為客戶提供運行速度快的合成技術，能整合高容量的設計，協助設計人員更快地將複雜的FPGA產品推上市場。」