Actel公司宣布推出Actel Libero整合设计环境(IDE)的最新版本7.2，具备崭新功能，可提升以Actel现场可编程门阵列(FPGA)为基础设计的弹性、效率和性能。Libero IDE 7.2具有强化的SmartGen、SmartTime和SmartPower工具，提供全新的智财权(IP)核生成功能，以支持Actel的Fusion可编程系统芯片(PSC)产品。Libero IDE 7.2还同时为Actel Fusion、ProASIC3和 RTAX-S系列产品的设计人员，提供增强的时序和功率分析功能。

Actel应用解决方案高级市务总监庄正一说：“随着越来越多的系统工程师转向FPGA，Libero IDE 7.2能让这些设计人员全面发挥Fusion平台的功能，而不论是否使用系统级芯片(SoC)、混合信号、分立或模拟设计环境。Actel的承诺是要爲客户提供能增强设计人员效率和FPGA器件性能的工具，新推出的IDE具备崭新的SmartGen、SmartTime和SmartPower功能，可以满足设计人员的设计需求之余，并同时降低成本和提高整个系统的可靠性。”