Cadence益华计算机及MIPS，宣布针对使用MIPS32 24K核心产品的客户，推出经过优化的MIPS-Cadence Encounter参考设计流程。MIPS客户将可以取得这款嵌入式产业效能最高的32位可合成核心产品系列之授权。使用24K核心产品系列的客户，都可利用这项经过优化的Encounter数字IC设计平台，整合SoC Encounter RTL-to-GDSII系统和Encounter RTL Compiler合成技术，并支持先进0.13微米制程，让 MIPS-Based系统单芯片（SoC）设计人员享受到优异的效能和作业便利性。

Cadence益华计算机表示，Cadence Encounter参考设计流程是针对24K核心产品系列而进行优化，因此可提供客户经过整合、以连接导线为主的RTL-to-GDSII核心实行功能，以便提供更高的硅晶圆设计质量（QoS），并达成硅晶圆设计链优化的目标。Encounter平台结合了以导线为主之设计以及RTL Compiler合成作业的最先进技术、硅晶圆虚拟原型建立用的First Encounter、讯号完整性（SI）相关绕线作业用的NanoRoute奈米绕线技术，以及讯号完整性签证用的CeltIC SI 以及VoltageStorm。硅晶圆设计质量是在完成连接导线之后，用来评估整个硅晶圆质量以便确定其正确性的新方法，而这项参考设计流程可以让客户达成更高的硅晶圆设计质量目标。