全球高性能信号处理解决方案厂商亚德诺半导体（ADI）日前发表一款高性能时脉抖动衰减器，是专为支援JESD204B串列介面标准所设计，适用于连接基地台设计中的高速资料转换器与现场可编程闸阵列（FPGA）。 JESD204B介面是专门针对高资料速率系统设计需求所开发， 3.2 GHz HMC7044时脉抖动衰减器内建可支援与加强该介面标准的独特功能。 HMC7044提供50 fs的抖动性能，可改善高速资料转换器的信杂比和动态范围。该元件也提供了14组低杂讯且可配置的输出，与许多不同元件连结时更具弹性。 HMC7044也提供各种时脉管理与分配特点，使得基地台的设计者利用单个元件就能建构完整的时脉设计。

亚德诺半导体（ADI）新款高性能时脉抖动衰减器是专为支援JESD204B串列介面标准所设计，适用于连接基地台设计中的高速资料转换器与现场可编程闸阵列（FPGA）。

基地台应用中有许多串列JESD204B资料转换器通道需要将其资料框架与FPGA对齐。 HMC7044时脉抖动衰减器可在资料转换器系统中产生信号源同步且可调的样本与框架对齐（SYSREF）时脉，使JESD204B系统设计得以简化。该元件具有两组锁相回路（PLL）和重叠的内建式压控振荡器（VCO）。第一组PLL将低杂讯的本地压控时脉振荡器（VCXO）锁定至杂讯相对较多的参考器，而第二组PLL则以非常少的额外杂讯将VCXO信号倍频至VCO频率。针对蜂巢式基础架构JESD204B时脉产生、无线基础设施、资料转换时脉、微波基频带卡、以及其它高速通讯应用，HMC7044架构以低相位杂讯与整合式抖动提供了绝佳的频率生成性能。

产品特性

‧支援JEDEC JESD204B

‧超低RMS抖动：50 fs（12 KHz至20 MHz，典型值）

‧杂讯基准：- 162 dBc /Hz(245.76 MHz)

‧低相位杂讯：

‧PLL2提供多达14组差动元件时脉

‧支援高达5 GHz的外部 VCO 输入

‧内建稳压器提供出色的PSRR

價格及供應時程"价格及供应时程