為協助IC設計業者克服設計日益複雜與成本大增的挑戰，工研院系統晶片技術發展中心（STC）特別擔任第十二屆電子設計自動化及測試研討會暨展覽會協辦單位，並於展覽中提供包括電子設計自動化(EDA)、可測試設計技術(DfT)、電路實體設計（Physical Implementation ）、靜電放電（ESD）防護與矽智財（Silicon IP）相關成果展示及諮詢服務等全方位的解決方案。

STC表示，要將更多不同功能元件整合在單晶片上，使得SoC設計技術日益複雜，傳統的IC設計佈局的方式已不敷成本效益，有鑑於此，系晶中心EDA技術團隊創新研發佈局自動化技術，利用國內知名EDA大廠Cadence SKILL程式語言，將人工佈局提升為自動化，可大幅降低IC實體佈局所耗費的時間，提升佈局品質並加速產品上市時間。同時，為讓單一晶片上的所有元件能夠擁有最佳化之排列架構，STC提供有佈局工程服務，投入菁英人才，可製作出準確度高，所需面積小之layout，協助業者達成完整之電路實體設計目標。

此外，針對電子產品在製程、運送或使用過程中，易遭受到靜電放電的破壞的問題，STC靜電放電（ESD）防護專業團隊特展出多項完整的ESD防護技術專利，可針對數位、類比、混合訊號、高壓製程、射頻等各種IC產品，提供全方位的ESD防護設計架構；該團隊同時亦提供業界ESD相關測試及生產環境之ESD防制諮詢服務，是目前國內唯一可針對積體電路產品提供完整且有效解決方案的團隊。

除研發完善的EDA&T相關技術外，因應系統單晶片需要不同來源的IP需求，以及解決其介面規格相容性問題，系晶中心主導成立「IP Qualification標準制定聯盟」，制定一套國內通用的IP 品質評比標準(Qualification Guidelines)，使SoC設計有規則可循，同時提供IP交換的管道(Taiwan IP Gateway)。另外，在IP驗證與平台開發上，目前國外技術價格昂貴，而國內雖有少數IC設計大廠擁有自己的基礎平台(Basic Platform)，但仍不夠完整，因此，系晶中心以業界最廣為接受的AMBA2.0匯流排技術與國際知名ARM公司平台為基礎，提供完整的驗證IP與平台開發解決方案，提昇國內在IP驗證與平台開發上之自主性。