Actel公司和HDL Works公司宣佈針對Actel 的Libero整合設計環境 (IDE) 設計流程，完成HDL Works的EASE設計輸入工具之最佳化。EASE圖形HDL設計輸入環境為FPGA和ASIC的VHDL、Verilog和混合語言設計提供了一條快速和準確的途徑，來進行設計輸入、修改和維護。此外，兩家公司還宣佈HDL Works已加入Actel EDA聯盟計畫，成為其中的一員。

Siemens公司自動化及驅動部設計經理Thomas Rode表示：「我們已成功地利用EASE在Actel器件中執行多項設計。我們獲得的主要優點是大幅縮短編輯、除錯和修改HDL代碼所需的時間。設計工具的緊密整合可以節省設計時間，並簡化設計流程不同階段之間的互動，大幅提高生產力和將多個設計過程的考察工作最佳化。」

HDL Works總裁兼首席執行長 Willem Gruter說：「我們的客戶分散在不同的市場領域，包括Actel FPGA非常流行的高可靠性市場。這種整合為我們雙方的客戶提供了合適的工具組，以應付複雜性不斷增加的高階FPGA設計。"」

EASE是設計輸入工具，為用戶提供了以圖形或文本為基礎的HDL輸入選擇。此舉讓設計人員享有完美的組合，在可選擇所用的語言的同時，又可透過EASE的強大功能提高其生產力，在各個設計層次中進行檔案、通信、編輯和傳送更改，並探索不同的實施應用。EASE可在VHDL或Verilog中自動產生最佳化的HDL代碼。此外，它還支援用於設計和配置管理的工業標準控制環境。