Cadence发布新闻稿指出NEC的新一代特殊应用积体电路(ASIC)设计作业已能在NC-Verilog逻辑模拟技术中直接完成最后签证(Sign-off)的程序。透过一连串严谨的认证步骤，NEC将把NC-Verilog整合至其OpenCAD设计环境内，以支援超大型复杂晶片的开发工作。

Cadence的NC-Verilog仿真器系以Cadence专属的原生编译(Native Compiled0制码技术为基础，再经由拥有15年以上验证经验，而签证可信度由获全球众多ASIC厂商充分信赖的Verilog产品演化而来。

Cadence的模拟技术主体能提供强大而有效的运算能力，以克服设计SOC晶片时可能遭遇的各种难题；NC-Verilog能轻易地升级为NC-SIM，是一套拥有业界最高性能的混合语言模拟器，可支援日渐普及的混合设计语言，而NC-SIM允许设计人员自由地选择并决定采用何种硬体叙述语言(HDL)，同时提供他们在单一设计内混合使用Verilog与HDL的专有弹性；NC-Verilog也是Verification Cockpit家族的成员之一，完整的Verification Cockpit组合将可执行事件转换测试开发(Transaction-based Test Development)、模组比对(Modeling Checking)、叙述码覆盖率(Code Coverage)及HDL分析等动/静态验证功能。另外，NC-Verilog亦为Cadence全套由前端至后端SOC作业流程中的核心组件，能与其它工具组，如讯号处理操作系统(SPW)，Verilog-A及Spice仿真软件等产品结合，建构完整的混合模拟/数字讯号(A/D)设计验证环境。