Altera发表Stratix II GX──第三代搭载嵌入式序列收发器的FPGA。Stratix II GX FPGA针对最佳讯号完整性进行设计，为高速序列收发器应用和通讯协议提供可编程解决方案。Stratix II GX FPGA整合速度快、密度高的FPGA架构，低功耗收发器数量达20个，工作速率在622Mbps至6.375Gbps之间，满足高速设计的需求。

Altera根据客户需求和今后的协议发展趋势，选择Stratix II GX收发器的数据范围。收发器模块支持多种应用的通讯协议，包括PCI Express、序列数据接口（SDI）、XAUI、SONET、Gigabit以太网络、SerialLite II、Serial RapidIO和通用电气接口6Gbps长距离和短距离（CEI-6G-LR/SR）等，节省逻辑资源，简化通讯协议支持。此外，设计人员利用Altera的系统解决方案（包括硅智财（IP）、系统模型、参考设计、讯号完整性工具和支持附件等），可迅速的完成设计。

Stratix II GX FPGA所具有的特性可帮助设计人员简化其高速通讯协议系统设计。这些特性包括，多重Gigabit收发器模块︰Stratix II GX FPGA提供20个全双工信道，直接工作在622Mbps至6.375Gbps之间，采用过取样技术，可在270Mbps上的速率工作；讯号完整性︰Stratix II GX收发器采用芯片内动态可编程发送预加重、接收等化和输出电压控制技术以优化眼图。而且，透过改进的封装和芯片设计优化技术，可设计实现标准I/O同等级中最佳的讯号完整性。

低功耗收发器︰Stratix II GX FPGA收发器在每信道6.375Gbps时，功耗仅为225mW；收发器PLL和时钟模式︰Stratix II GX FPGA在四个区域布置其收发器，每个由两不同时钟来源驱动，每个时钟来源可采用一个高速和一个低速锁相回路（PLL）。这种时钟和PLL组合支持四种不同的数据速率，与竞争组件采用的单个PLL相比，能够降低功耗；等价逻辑单元（LE）数量高达13万2540个，嵌入式内存达到6.7Mbits︰Stratix II GX组件的高密度嵌入式内存完善了收发器的性能，提高了带宽。