紧密耦合ARM应用处理器和芯片上FPGA架构的崭新设备，为电子系统设计师开启了一个全新的世界。然而，这些组件也带来了崭新的设计、除错和优化的挑战。设计师们需要新的开发方法，以解决软件和硬件的整合问题，以及系统级性能优化的挑战，为中小型公司提供更经济的解决方案。本文说明了Altera和ARM公司在芯片上除错逻辑、FPGA和软件除错以及分析工具方面的创新，可协助设计师们应对上述挑战。

从硬件到软件的Cross-Trigger（图：Altera) BigPic:631x293

目前的工具可以很好地处理软件和FPGA的问题，但在紧密整合软件和客制化硬件的系统方面却没能提供太多帮助。这些整合的除错挑战可以在缓存器传输级(RTL)的软件仿真和硬件仿真环境中使用EDA工具来解决，但这些解决方案通常太过复杂、速度缓慢，而且十分昂贵。

Altera和ARM合作开发的FPGA和软件除错工具开创了全新的方法学，运用Altera最新的SoC芯片上除错逻辑并提高了软件开发能力。这份白皮书将以ARM Development Studio 5 (DS-5)软件工具链和Altera SignalTap工具为例进行说明。

Altera的Cyclone V和Arria V SoC系列将两个独立的组件整合为一，降低系统功耗，’成本和电路板尺寸，同时增进了性能。每一颗SoC都内含已经整合了硬处理器系统(HPS)的FPGA结构。该HPS是由双核心ARM Cortex-A9处理器、外围和内存控制器组成。许多现代的系统都使用独立处理器和FPGA，但它们之间的通讯通常会受到现有处理器的外部接口限制，带宽和延迟往往是主要问题。

下载白皮书：FPGA-Adaptive Software Debug and Performance Analysis