西门子数位化工业软体推出创新解决方案 Calibre DesignEnhancer，能帮助积体电路（IC）、自动布局布线（P&R）和全客制化设计团队在 IC 设计和验证过程中实现「Calibre 设计即正确」设计布局修改，从而显着提高生产力、提升设计品质并加快上市速度。

西门子推出 Calibre DesignEnhancer，实现「Calibre 设计即正确」IC 布局最隹化

Calibre DesignEnhancer 是西门子 Calibre nmPlatform IC 实体验证平台「左移」系列工具之最新产品，可帮助客制化与数位设计团队快速准确地最隹化设计，以减少或消除压降（IR drop）与电子迁移（EM）等问题，进而提升实体验证准备就绪能力。Calibre DesignEnhancer 可在 IC 设计和实作阶段期间，支援自动最隹化布局，帮助客户更快地达成「DRC-clean」，以实现 tapeout，同时提高设计可制造性和电路可靠性。

STMicroelectronics 智慧电源技术研发设计支援总监 Pier Luigi Rolandi 表示：「Calibre DesignEnhancer 解决方案能够帮助我们持续加强 IC 设计，在处理和解决电路电阻值过大和 IR 压降等问题方面表现出色。」

在对 IC 设计进行实体验证之前，工程师通常须依赖第三方 P&R 工具来整合设计，以实现可制造性（DFM）最隹化，这通常需要执行多次验证才能最终得到「DRC - clean」的结果。有了西门子全新的 Calibre DesignEnhancer 工具，设计团队可以显着缩短验证周期时间并减少 EM/IR 问题，同时为实体验证做好布局准备。

Calibre DesignEnhancer 工具目前提供三种使用模式：

·贯孔修改可自动分析布局，并最多??入超过 100 万个 Calibre-Clean的「设计即正确」贯孔，以减少贯孔电阻对 EM/IR 和可靠性的影响。基於对布局和 Signoff 设计规则的透彻了解，贯孔??入可以帮助客户实现其功耗目标，而不会影响效能或面积指标。

·电源/接地增强功能可自动分析布局，并在开放轨道中??入 Calibre nmDRC-Clean 的贯孔和互连，进而建立并行运作，以降低电源/接地结构上的电阻，并减少与电源线相关的 IR 和 EM 问题。使用 Calibre DesignEnhancer 工具可为客户减少多达 90% 的 IR 压降问题。

·填充单元??入可最隹化实体验证就绪所需的去耦电容（DCAP）和填充单元??入。此种??入取代了传统的 P&R 填充单元??入流程，有助於提供更高品质的结果，并使执行时间加快 10 倍之多。

西门子数位化工业软体 Calibre 设计解决方案部门的实体验证产品管理资深总监 Michael White 表示：「当今 IC 设计环境充满了挑战，采用先进制程的工程团队在工作中往往受到给定的面积和专案时间表的约束，因此很难最隹化布局以实现可制造性和高效能。藉着使用 Calibre DesignEnhancer 软体，设计师可以在设计周期的早期发挥 Calibre 的多边形处理速度和准确度优势，这有助於避免设计周期後期出现意外情况。」

Calibre DesignEnhancer 解决方案采用了经过验证的技术、引擎和 Calibre 的合格规则集，可以帮助客户获得设计即正确、Calibre DRC-Clean并准备好 Signoff 验证的结果。此方案可以将 OASIS、GDS 和 LEF/DEF 档案作为输入文件读取，并以 OASIS、GDS 或增量 DEF 档案的任何组合输出布局修改，帮助设计团队轻松地将 Calibre DesignEnhancer 软体变更返标注（back-annotate）至设计资料库中，以使用常用的功耗时序分析工具执行功耗和时序分析，从而在设计生命周期的前期提供进一步分析的方法。

Calibre DesignEnhancer 工具使用业界的介面标准，与所有主要设计和实作环境整合，提供了一个易於使用的工作环境。Calibre DesignEnhancer 套件现在可供所有支援 130 nm 到 2 nm 设计的领先晶圆代工厂使用，具体情况取决於使用模型和技术。