西门子数位化工业软体近期为其积体电路（IC）实体验证平台，Calibre扩充了一系列电子设计自动化（EDA）早期设计验证功能，可将实体和电路验证任务「shift left」，既在设计与验证流程的早期阶段就识别、分析并解决复杂的IC和晶片级系统（SoC）实体验证问题，协助IC设计团队及公司更快将晶片送交光罩制造（tapeout）。

西门子数位化工业软体近期为其积体电路（IC）实体验证平台，Calibre 扩充了一系列电子设计自动化（EDA）早期设计验证功能

在设计周期的早期识别并解决问题不仅有助於压缩整个验证周期，还能提供更多时间和机会来改善最终设计的品质。西门子使用合格的签核（signoff）要求，为早期分析、验证与最隹化策略提供经过调整的检查支援，让设计公司能简化设计流程、提高设计师的生产力并缩短上市时间。

西门子EDA Calibre设计解决方案产品管理??总裁Michael Buehler-Garcia表示：「要在EDA领域保持技术领导地位，必须深入了解客户在日常工作中面临的特定挑战，并在这些挑战的驱动下持续进行改进。透过在Calibre中增添早期设计验证功能，使我们的客户无论处於哪一个设计阶段，都可使用最新技术，将世界级的矽晶产品迅速推出市面。」

Calibre平台的新功能包括：

Calibre RealTime Custom和Calibre Realtime Digital软体工具，可为自订的类比／混合讯号与数位设计，提供设计内，具签核级品质的Calibre DRC。

Calibre RealTime介面能直接调用Calibre分析引擎，执行经晶圆代工厂认证具签核等级Calibre的规则检查平台（deck），针对设计规则违规提供即时回??及规则遵循建议，协助加快设计速度，提高结果品质。

Calibre RealTime Digital现可利用Calibre Yield Enhancer SmartFill功能实现设计内填充，让设计师能够从设计平台内部获取晶圆代工厂认证具签核等级的填充，Calibre RealTime Custom则新增了在多个区域内自动追踪DRC的功能，能够同时对多个编辑进行修正、追踪和检查。

Calibre RealTime Digital中的Calibre nmDRC-Recon使用模型，能横跨区块、巨集和全晶片布局，以智慧的方式自动分析未成熟及未完整的设计，在设计与验证流程的早期阶段有条不紊找出并修正具有重大影响的实体布局。

除了nmDRC-Recon使用模型已带来的加速和使用者除错助益，西门子还为其增加了能灵活将未成熟的单元和区块「灰框」（gray-box）的功能，同时仍为相邻区块或上层金属的介面进行DRC检查。「灰框」功能可避免多馀的DRC检查，进一步加快执行速度并提高设计师的除错生产力，比起只使用nmDRC-Recon，执行时间能缩短高达 50%。

Calibre nmLVS-Recon软体能为未成熟及未完整设计进行智慧化、自动化的电路验证分析。藉助Calibre nmLVS-Recon软体，设计师能有效地执行短路凸显（short isolation）以找出电路错误。

Calibre nmLVS-Recon中的短路凸显（short isolation）模式，不需要更改设计输入或晶圆代工厂规则deck，只执行Calibre nmLVS的短路凸显（short isolation）步骤即可，并可将LVS的执行速度最多加快30倍，设计师一天就能完成数次迭代验证。

Calibre nmPlatform工具套件在EDA产业中独具优势，其整合了各种主流的IC设计与布局实作工具。这种无缝整合的特点，使设计团队能从於智慧财产（IP）、区块／巨集和全晶片层级轻松运用Calibre工具，这些工具都从其客制化设计或布局与布线（P&R）设计环境中执行。此外，Calibre平台还具备独特的检视与除错能力，可加快各设计阶段的速度。