为协助IC设计业者克服设计日益复杂与成本大增的挑战，工研院系统芯片技术发展中心（STC）特别担任第十二届电子设计自动化及测试研讨会暨展览会协办单位，并于展览中提供包括电子设计自动化(EDA)、可测试设计技术(DfT)、电路实体设计（Physical Implementation ）、静电放电（ESD）防护与硅智财（Silicon IP）相关成果展示及咨询服务等全方位的解决方案。

STC表示，要将更多不同功能组件整合在单芯片上，使得SoC设计技术日益复杂，传统的IC设计布局的方式已不敷成本效益，有鉴于此，系晶中心EDA技术团队创新研发布局自动化技术，利用国内知名EDA大厂Cadence SKILL程序语言，将人工布局提升为自动化，可大幅降低IC实体布局所耗费的时间，提升布局质量并加速产品上市时间。同时，为让单一芯片上的所有组件能够拥有优化之排列架构，STC提供有布局工程服务，投入菁英人才，可制作出准确度高，所需面积小之layout，协助业者达成完整之电路实体设计目标。

此外，针对电子产品在制程、运送或使用过程中，易遭受到静电放电的破坏的问题，STC静电放电（ESD）防护专业团队特展出多项完整的ESD防护技术专利，可针对数字、模拟、混合讯号、高压制程、射频等各种IC产品，提供全方位的ESD防护设计架构；该团队同时亦提供业界ESD相关测试及生产环境之ESD防制咨询服务，是目前国内唯一可针对集成电路产品提供完整且有效解决方案的团队。

除研发完善的EDA&T相关技术外，因应系统单芯片需要不同来源的IP需求，以及解决其接口规格兼容性问题，系晶中心主导成立「IP Qualification标准制定联盟」，制定一套国内通用的IP 质量评比标准(Qualification Guidelines)，使SoC设计有规则可循，同时提供IP交换的管道(Taiwan IP Gateway)。另外，在IP验证与平台开发上，目前国外技术价格昂贵，而国内虽有少数IC设计大厂拥有自己的基础平台(Basic Platform)，但仍不够完整，因此，系晶中心以业界最广为接受的AMBA2.0总线技术与国际知名ARM公司平台为基础，提供完整的验证IP与平台开发解决方案，提升国内在IP验证与平台开发上之自主性。