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透視Formal Verification產品線
 

【作者: Jane Carpenter】   2001年03月05日 星期一

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九零年代初,工程師已越過1,000 Gates的設計,正朝著100,000 Gates次微米設計突破,此時EDA業界正邁入二十週年。客戶開始要求更低的價格換到更高的容量,英特爾的創辦人高登.莫爾由觀察到現象所發表的工業界定律,已進入了第二十七個年頭,對於更高容量的需求一樣無法滿足,但是能夠促使這現象發生的工具卻開始遇到瓶頸。


當邏輯驗證(Logic Verification)佔據其50%的工程時間,隨著Gates數目增加,這比重還會持續上升,Simulation此時變成了Logic Verification上的速度障礙。在Gate-level過長的Run Times和設計規模的限制,嚴重影響整個時程,這些都是費用和困擾。在一個以指數成長的市場,這些損失的時間,最後都可以看成是錯失機會的成本。


Formal Verification帶來重大突破
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