隨著百萬閘級FPGA，複雜IP核心和Altera Nios嵌入式處理器的推出，需用合適的獨立技術完成真正的SoPC層級的設計。SoPC Builder將這些技術整合在一個統一的流程中。SoPC Builder是一款自動系統開發工具，它簡化了創建高性能可編程單晶片系統（SoPC）設計的工作。這種工具自動完成SoPC開發中的系統定義、整合和驗證階段，從而加快了面市時間。SoPC Builder在一個工具中囊括了嵌入式系統設計的各個方面，包括軟體設計和驗證。為了能夠最經濟地實現SoPC所能提供的最大系統性能，Builder支援提升架構的三種不同形式：

SoPC Builder允許僅用設計傳統嵌入式SoC的一小部分時間就可以創建SoPC設計。SoPC Builder在四個方面大大地簡化了專案工作，從而縮短了開發時間。

SoPC Builder提供了直觀的圖形使用者介面（GUI），簡化了定義和系統客制化。因為無需編輯HDL程式碼來客制化系統，因此SoPC Builder能夠節省數星期的設計時間。SoPC Builder為每個元件提供了一個導引程式，方便功能的客製化。例如，它可能啟動導引程式在設計中添加Nios處理器，或客制化每個周邊和記憶體介面。SoPC Builder的GUI允許指定記憶體映射、中斷優先順序、CPU引導地址、中斷向量表位置以及程式和資料記憶體的位置。SoPC Builder自動對編寫系統進行例行的錯誤檢查，能夠節省幾個星期或幾個月的時間。完成系統架構客製化之後，SoPC Builder自動產生整合處理器、周邊、記憶體、IP核心、晶片內匯流排和匯流排仲裁器所需的所有邏輯。為了將系統元件連接在一起，SoPC Builder會從系統客製化階段獲得系統規範，建立合適的VHDL或Verilog HDL程式碼。最終獲得整個系統的HDL描述。

如果系統有多個主設備（即兩個處理器或一個處理器和一個DMA周邊），SoPC Builder會自動產生匯流排仲裁器邏輯將這些主設備和共用周邊或記憶體連接。SoPC Builder採用從設備側仲裁的技術，允許多個主設備同時完成資料傳送。仲裁邏輯不會暫停主設備服務，除非多個主設備同時試圖存取同一個從設備。使用SoPC Builder GUI，能夠輕易地指定仲裁優先順序。SoPC Builder會針對目標硬體自動產生相匹配的軟體發展環境。這種產生檔頭文件的機制將硬體和軟體發展流程同步起來，從而節省數天或數星期的時間。SoPC Builder提供了軟體和硬體模擬器環境。SoPC Builder自動產生整個系統的模擬模型、測試平臺和即時系統模擬的完整環境。這包括ModelSim工程文件，格式化的匯流排介面波形和在專用硬體上執行的用戶軟體模擬的測試平臺。工具組能夠在性能評測之前用軟體手段得知系統性能。這些結果可用於選擇各自選項來增強系統性能。

採用DMA進行資料搬移能夠增加系統性能，減小處理器頻寬或匯流排頻寬，這在SoPC設計中能通過創建專用周邊來實現。這些能以用戶定義邏輯（Verilog或VHDL）的形式導入SoPC Builder中。Builder通過和用戶互動，會自動地創建必要的匯流排介面，來實現DMA控制器對周邊的存取。在某些情況下，周邊本身也可能是具有DMA能力的匯流排主設備。在這兩種情況下，周邊通常都具備一種系統功能，只需幾行軟體程式碼就可以進行複製或一些處理器周期就能夠執行。這有一些實際的例子包括DSP的功能如FFT和DCT。這些通常都是對資料區塊進行操作。這些資料區塊從系統外透過通訊介面或訊號介面如ADC獲得。DMA能夠將從這些介面和預載入的記憶體區域提取資料。這種搬移和系統中Nios處理器核心處理其他系統進程以平行管線的方式進行。一旦周邊已有了資料，Nios處理器初始化周邊的處理。

在處理過程中，Nios處理器可以繼續執行系統軟體。資料處理完成後在處理和載入下一組資料之前啟動DMA，將結果搬移至CPU通用資料記憶體。在處理資料區塊越小，一般是32位元字組，處理越確定的類型，需用一定周期進行處理的工作，構建加速器最高效的方式是通過SoPC Builder向Nios軟式核心處理器提供專用指令。這最先出現在2.0版Nios中，系統設計者能夠用專用指令直接在Nios CPU的數學邏輯單元（ALU）添加用戶定義的功能。在單個CPU中可以運行多達5個組合或時序專用邏輯模組，也可以存取Nios系統模組之外的記憶體和／或邏輯。專用邏輯模組能夠在兩個暫存器Ra和Rb上執行用戶指定的操作。結果值儲存在暫存器Ra中。這些專用邏輯模組的功能只受到元件中邏輯單元（LE）和設計者想像力的限制。通過Nios嵌入式處理器指令集中的5個用戶定義的操作碼可存取專用硬體模組。使用自動產生的C和組合語言存取這些操作碼。SoPC Builder在系統產生期間能夠為任何專用指令建立巨集程式碼。

在硬體中實現的複雜演算法通常比軟體實現更快和更高效。通過建立專用指令，設計者能夠針對關鍵的內部迴圈和大運算量的演算法，將複雜的指令序列簡化為硬體中的單個指令，能夠提高系統性能。系統設計者可以在各種應用中使用這種功能（即對數位訊號處理（DSP）、封包頭處理和其他大計算量的應用最佳化Nios嵌入式處理器）。即使是像CRC或改變資料位元順序等簡單例子就是用簡單硬體加法替代許多行的軟體程式碼。點選導引程式中的Custom Instruction標籤，在建立和編輯Nios CPU的同時也創建了專用指令。Custom Instruction標籤用於設計專用邏輯和Nios CPU中ALU的介面。首先，為專用指令選擇操作碼。有五個操作碼可用：USR0至USR4。其次，導入和掃描專用指令的HDL文件。Design Import Wizard掃描頂層模組的埠，建立合適的連接。Design Import Wizard接受以下類型的文件：Verilog HDL、VHDL、EDIF、VQM和Altera Quartus II原理圖。導入設計文件之後，指定專用指令所需的CPU時鐘周期和專用指令名稱。

@大標:支援FPGA協同處理與處理器的系統開發

SoPC Builder也支援FPGA協同處理、獨立DSP或微處理器系統開發。很多的應用都有這方面的需求，如超過獨立數位訊號處理器處理能力的複雜訊號處理演算法。在一些應用中，軟體發展者使用硬體輔助運算器分擔各種演算法包括Viterbi解碼器、Turbo編解碼、蝶形處理、離散餘弦變換（DCT）以及1D和2D濾波器。在一些情況下，DSP處理包括晶片內硬體輔助運算器，其終端應用支援設計專門市場方案。在第三代無線系統中，增加的Turbo和向前糾錯演算法對一個通道板上每個用戶資料通道的處理能力有很大的影響。確定DSP應該分擔哪些工作給輔助運算器可以使用軟體發展者使用的測算評估工具。測算工具剖析程式碼，分析每個函數和副程式佔用的處理比率，給出基本的輔助運算器加速器。

如Altera定義的輔助運算器包括至少一個資料介面和控制介面。CPU使用控制介面建立和監視輔助運算器的運行狀態，用DMA完成處理器耗時的處理能夠增強處理器的性能。資料介面和記憶體、周邊或其他處理器通訊，它們可以作為資料來源或資料目的。當FPGA輔助運算器連接分立的DSP或GPP時，在DSP和FPGA輔助運算器子系統之間必須有一個介面。這個介面符合目標處理器的介面規範。對於採用DSP架構的應用，使用SoPC Builder輔以DSP Builder能夠構建組成基本輔助運算器的功能模塊。這個環境把關鍵的DSP功能、匯流排介面和在熟悉模型環境如Matlab上模擬結果的功能構造模組組合在一起。

@大標:結論

大部分的處理器支援多種標準和專有介面，目前SoPC Builder支援其中的大部分介面。這些標準介面包括PCI和其衍生標準、RapidIO、Hypertransport和其他介面。還有一些專有介面包括EMIF（TI）、MPX（Motorola）和Link-Port（ADI）等。對於任何同FPGA協同處理系統連接的處理器，必須有FPGA的介面IP模塊。而且，SoPC Builder確保了軟體和硬體的同步支援。這種構造正確的文件將系統整合加快了數月，消除了差錯，減小了大量手工開發底層軟體驅動的開發工作。另外，一旦模組整合到SoPC Builder中，它們也將是易於重新應用的。協同處理是提升系統性能和降低成本的非常有效手段。無需改變軟體發展環境或DSP平臺，只需增加低廉的附屬FPGA，就可以獲得這些優勢。對於在性能上需用採用高級DSP的應用，這種方式能夠將成本縮小10倍。當為未來的性能需求可能要增加板子處理能力，這種整合方式還提供了一種方便的手段來維持將來的系統。工程師可以在成品板上設計一個空的FPGA插槽，直到將來系統需要更高的處理性能時，才使用這個FPGA插槽。通過直接軟體修改，整合一個或多個FPGA輔助運算器，以最小的代價大幅度地提高系統性能。