隨著資訊爆炸時代的來臨，對高傳輸量的無線及有線通訊系統的需求大增，在這些通訊系統中都可以發現到鎖相迴路（phase-locked loop）的蹤影，而在各種PLL的研究中，非整數鎖相迴路（fractional-N PLL）則是重要的研究主題，本文將針對fractional-N PLL之運作原理以及其應用做一概念性的介紹。

概述

(圖一)為典型鎖相迴路示意圖，其動作原理在[1]、[2]有詳細說明，在傳統的PLL電路中，其frequency divider除數N為整數值，顧名思義fractional-N PLL的除數N將不再是整數值。以下以頻率合成器（frequency synthesizer）為例說明fractional-N PLL為何會逐漸受到矚目。首先根據字面上的意思可知道除整數頻率合成器的除數為整數，即是輸出頻率為參考頻率的N倍（fout=Nfref），在無線通訊系統中的頻率合成器若採用除整數PLL的方式，其通道的距離（channel spacing）即為參考頻率（fref）。但對無線通訊而言，頻譜資源有限，所以若希望將頻譜細分給更多使用者，就要將通道的距離縮小（較高的頻率解析度），這勢必要把參考頻率下降；但為了確保PLL的穩定性（stability），必須把迴路的頻寬也隨之下降，但這將使得頻率合成器的跳頻鎖定時間（settling time）變長，因此可以得到一個結論：在除整數的PLL架構中，追求快速的跳頻鎖定時間與較高的頻率解析度在設計上的取捨是互相抵觸的。為了解決此困境，fractional-N PLL的技術便隨之孕育而生，它不但能夠解決上述的問題，而且其除數（dividing ratio）也可以被設計的比較小（與除整數PLL相比），在PLL的設計考量上，較低的除數可以抑制由frequency divider所貢獻的輸出雜訊，這也是fractional-N PLL的優點。

《圖一　PLL基本架構》

《圖二　Fractional-N PLL架構圖》

Fractional-N PLL

(圖二)是fractional-N PLL架構圖，其與除整數PLL最大不同之處是在於利用一個雙模數（Dual Modulus）除頻器來取代單模數的除頻器。以圖二為例，說明如何達到除非整數的效果[1]，假設fref=1MHz，N＝10，且在Modulus Control為邏輯「0」時，迴路的除數為「10」，反之當其為邏輯「1」時，迴路除數為「11」。如果Modulus Control在10個Tref（fref的倒數）時間之中，在9個Tref為邏輯「0」，最後一個Tref時間中為邏輯「1」，則可知在這段期間內VCO總共產生9×10＋1×11=101個脈波，所以可得到VCO輸出平均頻率＝10.1MHz，亦即此時迴路的「有效」除數為10.1。

上述介紹如何合成「非整數除數」概念，接下來要討論fractional-N PLL的設計考量。(圖三)為除數4.25的PLL例子[3]，在圖三中可以看出在前三個Tref除數為4，第4個Tref為除5，從PFD的輸出波形可以看出在前三個週期輸出脈波（圖三的波形E）的寬度會隨著週期數目增加而變寬，直到第四個週期時脈波的寬度才會變為零。如圖三所示phase error為一含有低頻成分的鋸齒波（週期為四倍的Tref），這個鋸齒狀訊號是由於「有效」除數和電路當時的真正除數之間的量化誤差（Quantization Error）所造成，這個現象會一直週期性地出現並且會對VCO的控制線（圖三的Vin）產生擾動，這個週期性地擾動會調變VCO，在PLL輸出頻譜上產生一些不想要的頻率成份（fractional spurs），這些spurs在無線通訊應用上將會造成通訊品質嚴重下降。解決這個問題的方法之一是將整個迴路的頻寬下降，但這樣一來便抵觸了發展fractional-N PLL的本意（同時達到快速鎖定時間與較高的頻率解析度）。

《圖三　除數為4.25之PLL系統架構》

Delta-Sigma Modulator

在前一段，已經介紹了fractional-N PLL的基本原理以及其缺點，接下來介紹如何解決上述提到的fractional spurs問題。先介紹解決fractional spurs的基本想法：以圖三為例，使每個Tref週期內的除數隨機化（亦即每個週期的除數均不盡相同），但有效的除數仍然為4.25。這個技巧將能使fractional spurs轉換成隨機的雜訊（此動作稱之為randomization），並將這些雜訊推離載波（此動作稱之為noise shaping），再利用迴路本身的低通濾波器特性將這些雜訊濾除，(圖四)為這個想法的架構圖，也就是說讓原本在圖二中的Modulus Control電路使其具有將除數隨機化以及將量化誤差產生的量化雜訊做noise shaping的動作[1]。而(圖五)則為一頻譜比較圖，圖五(a)是傳統的fractional-N PLL輸出頻譜，可以明顯看出在載波附近有許多fractional spurs；而圖五(b)則是採用圖四所示的方法之後，fractional-N PLL的輸出頻譜，經由圖五中(a)、(b)兩者的比較可以對先前的敘述有更深刻地瞭解。

《圖四　利用Modulus Control來達到noise shaping》

《圖五　randomization and noise shaping對fractional-N PLL輸出頻譜的影響》

那麼要用什麼方法來實現圖四的想法呢？答案便是使用三角積分調變器來實現Modulus Control，如(圖六)所示。三角積分調變器被廣泛地運用在類比數位轉換器（ADC）以及數位類比轉換器（DAC），主因是它具有noise shaping的特性能夠降低訊號頻寬內的量化雜訊，使訊號雜訊比（SNR）提升。接著特別針對三角積分調變器的noise shaping的特性進行說明：(圖七)是傳統一階三角積分調變器的z-domain等效模型，其中X[z]、Y[z]分別代表輸入以及輸出訊號，而E[z]為量化誤差，而整個模型的轉移函數（transfer function）為，從轉移函數可以看出對輸入訊號而言，三角積分調變器會造成全通（all pass）的效果，但對量化誤差而言則是高通（high pass）。

《圖六　使用delta-sigma modulator來作為modulus control》

《圖七　傳統一階delta-sigma modulator z-domain等效模型》

除了從轉移函數來觀察noise shaping特性之外，在[4]、[5]從通訊系統的角度提供更直觀的想法，(圖八)(a)是利用頻譜來說明三角積分調變器概念示意圖：首先利用integrator加強輸入訊號低頻的成分，再經過量化器之後加上量化雜訊，由於量化雜訊是white noise，所以只要利用differentiator便能將原本的訊號加以還原而且對量化雜訊進行noise shaping的動作。圖八(b)是圖八(a)的z-domain等效模型（讀者可以驗證其轉移函數與圖七(a)相同）。到目前為止只針對一階的三角積分調變器進行說明，對於其更細部的探討與分析，有興趣的讀者可以查閱相關的文獻。

《圖八　(a)利用頻譜說明delta-sigma modulator功用 (b)圖八(a)的z-domain等效模型》

Direct Modulation

接下來介紹一種fractional-N PLL的應用：direct modulation技術。隨著無線通訊技術的推陳出新，而無線通訊系統品質優劣與否的關鍵在於射頻電路（RF circuit）的效能，從近年來IEEE的期刊以及研討會論文中，可以發現全球各地均有許多研發人員投入研究。而這些研究題目之一便是direct modulation，其想法是由於部份的通訊系統的調變機制是頻率調變，因此若能直接對frequency synthesizer進行調變，將能簡化RF transceiver architecture（關於RF transceiver architecture，有興趣的讀者可以參閱UCLA Professor Razavi的著作[1]）。

(圖九)是一個採用direct modulation技術的RF transmitter。整個transmitter運作原理如下：首先，先將數位基頻訊號（baseband signal）輸入數位類比轉換器DAC，將它轉換成類比訊號。接著使用低通濾波器（low-pass filter）濾除掉這個類比訊號的高頻雜訊，再經由direct modulator進行調變，而調變之後的訊號經過功率放大器（PA）放大之後，經由天線將其發射出去。而圖九裡的direct modulator可以利用frequency synthesizer來實現，這麼一來在transmitter內便不需要產生I、Q路徑，而且也不需使用混波器（mixer）。

《圖九　採用direct modulation技術的transmitter架構圖》

在RF電路中，mixer所消耗的功率通常僅次於功率放大器，而且在高頻電路設計時，mixer常需要使用電感當作其負載，如此一來mixer在晶片上所佔的面積就不會太小，因此如果採用direct modulation技術便可以降低功率的損耗以及縮小晶片面積；除此之外，由於使用direct modulation不用在transmitter內產生I、Q路徑，將可以避免掉由I、Q路徑的不匹配（mismatch）所引起的問題。綜合上述direct modulation的這些優點，對於設計RFIC的工程師來說，都是相當吸引人的優勢。

接著介紹兩種direct modulation的方式，(圖十)是兩種不同的實現方式[6]。首先在圖十(a)中，先讓整個PLL穩定之後將迴路打開，再將調變訊號注入VCO，直接調變VCO的輸出頻率；但是這個方法會有一個問題：因為在輸入這點通常會有一個連接到接地端的電容，由這個電容儲存的電荷量來決定VCO的輸出頻率，但是只要整個PLL迴路一打開後，經過一段時間之後電容上的電荷量會因漏電流而減少，使得VCO的頻率遠離通訊系統所需的輸出頻率，所以這種方式在歷經一段時間後必須將整個迴路再接起來，對VCO進行refresh的動作。

《圖十　兩種direct modulation的架構》

至於圖十(b)則是在不打開整個迴路的前提下，將調變訊號注入PLL的迴路，(圖十一)是MIT的M. Perrott根據圖十(b)所提出的架構[6]，作法是將調變訊號注入divider的Modulus Control電路，如此一來便不需要打開PLL迴路。除此之外，由於在圖十一中，VCO的輸出對於調變訊號注入點的轉移函數具有低通的特性，假若要使調變訊號的data rate增加，便需要延伸這個轉移函數的頻寬，(圖十二)便是M. Perrott利用Equalizer的概念來增加調變訊號的data rate[8]，在不變動PLL的頻寬前提之下，在調變訊號注入三角積分調變器之前插入一個補償濾波器，用來增加高頻訊號的增益，如此一來便能使整個系統傳輸的data rate有效地提升。

《圖十一　將調變訊號從divider的modulus control輸入》

結語

以上針對fractional-N PLL的發展脈絡作一概略性介紹，並且說明其優缺點，以及從通訊系統的角度來說明為何要使用三角積分調變器來改善其缺點（fractional spurs問題），最後介紹目前fractional-N PLL研究上常見的應用技術-direct modulation。（作者為台大電子工程學研究所/台大系統晶片中心研發教授林宗賢及研究生賴佳良、狄敬隆）

《圖十二　Ｍ.Perrott所提出增加調變訊號data rate的方法》

＜參考資料：

[1]B. Razavi, RF Microelectronics, Upper Saddle River, NJ: Prentice Hall, 1998.

[2]B. Razavi, Design of Analog CMOS Integrated Circuits, New York: McGraw-Hill, 2001.

[3]M. H. Perrott, “Technologies for high data rate modulation and low power operation of fractional-N frequency synthesizers with noise shaping,” Ph.D. dissertation, Massachusetts Inst. Technol., Cambridge, MA, 1997.

[4]彭康峻, “無線通訊分數式頻率合成器之現場可程式邏輯陣列電路設計,” 國立中山大學電機工程學系研究所碩士論文, 2000.

[5]S. Haykin, Communication Systems, New York: Wiley, 2001.

[6]M. Perrott, T. Tewksbury, and C. Sodini, “A 27-mW CMOS fractional-N synthesizer using digital compensation for 2.5Mb/s GFSK modulation,” IEEE J. Solid-State Circuits, vol. 32, pp. 2048-2060, Dec. 1997.＞

延 伸 閱 讀

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