隨著設備供應商希望以更低的採購與運作成本推出各種新型通訊技術方案，讓各種高速介面的重要性日益提升，進而使序列產生器與序裂解碼器（serializer/deserializer；SerDes）子電路成為測試作業中最關鍵的巨集單元（macrocell），另一個客戶所面臨嚴苛的挑戰之一，便是將SerDes整合至各種新型特殊應用積體電路（ASIC）設計方案中，這可歸因為許多供應商在將巨集單元置入設計之前並未進行完整的測試。對於ASIC客戶來說，降低成本的第一步，就是要求IC供應商重視訊號真實性、取得已預先經過測試的關鍵性IP，以及於巨集單元中提供各種測試的功能。

由於通訊產業歷經大幅且長期的經濟不景氣，促使業者將經營焦點由追求尖端技術轉移至建立網路使用容量，透過大幅縮減的成本，以提供高競爭力的方案，並支援各種新型服務。為供應高競爭力的元件，廠商須運用各種通訊智慧財產專利（intellectual property；IP）與改進訊號的真實性。另外因為更高的資料傳輸率需要各種SerDes介面進行傳輸，SerDes巨集單元的整合，便成為現今的IC中最重要的IP區塊之一。將各種SerDes功能整合入更大型的系統層級IC中，可較獨立型SerDes元件更能降低系統成本，並降低耗電量與改善訊號真實性。

整合SerDes之重要性

SerDes 為一種晶片或巨集單元，可接收各種高速訊號（如每秒2.5Gbps），及將序列訊號轉換成速度較低的平行訊號（如8組每秒311 Mbps或16組155 Mbps的訊號）。隨著系統邁向更高的速度發展，及業者將多種元件整合為系統單晶片，業者須於IC與背板之間移動大量的資料，促使許多廠商將SerDes整合至其ASIC與其它大型晶片。

要贏得相關生意有一項必要因素，就是必須於初期便能成功置入SerDes，且預先測試更是確保成功的方式。客戶都非常期望於整合前就能看到矽元件通過測試，若是SerDes供應商無法讓顧客一次便通過測試，將難以滿足客戶的需求。第一次便能成功通過測試的方案將讓顧客可有效控制研發成本，進而讓產品能迅速進入量產階段。

維持訊號真實性為整合SerDes的關鍵因素，尤其是於3.125 Gbps資料傳輸率及以上的環境。為避免剛開始煩惱研發與日後擔心封裝時所面臨的各種問題，業者應同步計畫巨集單元、輸入/輸出（I/O）緩衝器及封裝基板，透過同步研發模式，便能讓業者從一開始就能探討各方面的元素，全盤考量晶粒與基板的搭配問題，使得研發設計更臻完善。如在更小晶粒中配置巨集單元便可能導致基板上差動訊號線的長度不一致，使得系統無法呈現最佳的訊號完整度，透過同步設計流程（co-design process），這種設計因素間的平衡便可在設計初期就加以改善解決，即使每種ASIC都可能需要進行全新的基板設計，同步設計流程亦能提供IC與基板的最佳化準則，賦予系統更優秀的訊號真實性。

另一項在研發初期便需要建置的技術就是測試。從一開始的規畫測試作業可確保SerDes設計納入適當的測試功能，如於關鍵區塊、鎖相迴路（PLL）旁通電路與模擬隨機位元流（pseudo-random bit stream；PRBS）產生器與檢查器中的內建自我檢測（built-in self test，BIST）機制等，一套完善的量產研發策略需內含元件於量產、設計檢驗及特性表現（Characterization）等階段的測試方法。

業者須預先規畫並透過嚴謹的設計規則，方能在不增加成本下整合入重要IP，並同時維持研發時程與擁有高度效能表現的目標。在進入量產階段前，矽元件便必須儘早完成試產、測試與特性表現（Characterization）等作業，研發業者可於測試晶片階段時便評估SerDes巨集單元，藉此降低於整合後的ASIC中尋找到問題的機率，因為找到問題時，於測試平台中進行解決要比於大型且複雜的數位元件才尋求解決方案來得簡易的多。預先測試的IP可透過測試晶片來加快整合元件的評估流程，並減少重新設計元件與購買新光罩（mask）的可能性。130 nm與90 nm製程專用光罩由於成本昂貴，更凸顯第一階段的研發成功與否相當重要，進而促使顧客尋求理想的IP方案，如SerDes必須於設計完成研發前便能在矽元件中正確無誤的進行運作。

結語

光是提供高速傳輸介面並不足以達到成功的整合目標，由於未來的介面速度將提升至更高的速度（5至10 Gbps），連帶使得所有問題將因此更為嚴重。建立一套支援同步設計、整合、預先整合測試及生產測試的模式，將協助巨集單元供應商與其客戶擁有更優秀的效能表現，並能以更低的成本與更短的上市時程推出產品。（作者為Agere台灣分公司總經理）

《圖一　SerDes整合至晶片的方塊圖》