FPGA技术的优点之一是可以更快速地进入除错阶段，内电路的除错与整合对FPGA的设计人员非常重要，因为几秒钟或是几分钟的内电路验证就可以取代掉数周或甚至数月的模拟时间。今日的FPGA具有相当丰富的功能与高度的整合能力，因此在设计复杂的系统或子系统时非常具有吸引力。然而，除错所需的关键信号往往会躲藏在深处，一般无法直接看到，所以在设计阶段的初期就必须考虑选择一种合适的内电路除错方法。研发团队究竟要如何决定该采用晶片式的逻辑分析仪，或是预先设计一些挂钩（hook），以便外接传统的逻辑分析仪来进行除错？

在设计阶段的初期，开发FPGA系统的工程师就必须有意或无意地做出一些关键的决定，这些决定会影响其设计变成实际的电路之后容不容易除错。除了会影响除错的效率之外，所使用的方法也会对设计本身造成一些冲击。

嵌入式的逻辑分析核心
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