奈米制程设计（0.13微米或以下）中瑕疵的型态与分布，导致测试型态的改变，是件不争的事实。简单而言，必须在以阻塞（stuck-at）错误模型与标准的内存内建式自我测试为主的量产测试之外，再增加额外的测试，否则整体的测试质量将无法达到可接受DPM之标准。

这篇文章将阐述那些用来提高测试质量的各种技术，例如利用可准确产生频率周期之PLL来进行实速测试，以及全速式内存内建自我测试。除此以外，也经一并介绍测试压缩的技术，其中还包括所支持之实速（at-speed）式瞬变（transition）错误测试，多重侦错测试以及其他各种以扫描链测试为主的附加测试向量。值得注意的是，这些都不会增加测试时间或有任何设计上之限制，亦不需要改变测试机台之接口。

测试目标与可测试设计
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