在今日的晶片领域中，70%的晶片都有嵌入式记忆体IP，因此在验证这些记忆体的可靠度和良率上，具备正确的功率网路签核（sign-off）是相当重要的。半导体设计供应商新思科技（Synopsys）也针对此发表了使用于功率网路（Power Network）上签核的新产品PrimeRail，以在新设计和矽晶片之需求上提供技术的创新。 新思科技（Synopsys）Power & Reliability产品资深市场行销经理Shekhar Kapoor表示，由于制程与设计技术之进步，动态之电压下降是设计上越来越需要面对的挑战。在90nm和以下的制程中，线电阻会越来越大，因此造成大量的电压下降，真正可送至电晶体上的电压远低于在电源供应端的电压。此外，许多设计中的电流消耗也与日俱增，在时脉不断提高的情况下，特别是过度电流密度会成指数型增加。因此将造成更高的电源供应波动以及动态电压下降等问题。 现今典型之设计大多都采用130nm制程，而许多厂商也开始导入90nm或以下的制程。这些设计包括更多的闸道数、记忆体或客制化IP区块，且在高频率以及低电压下工作，这些都严重冲击到杂讯之临界点。此外，动态电压下降在90nm的设计中，还会造成一定程度的延迟。在设计的复杂度日渐增加的同时，签核也持续演进。网路功率之签核在现今的完整签核中包括了STA、SI和功率网路分析。 SAT分析包括在180nm设计中以讯号RC做签核。在130nm之制程中，耦合RC变得重要，其签核也包括SI。而现在，在动态电压下降间的复杂度不断增加的同时，必须要开始考虑晶片外与晶片上之功率与地线之RLC寄生阻抗，才能获得完整的签核。面对这些挑战，现在做分析之解决方案已不适当。例如：闸道层次纯静态之工具比较适合杂讯临界点较高的老旧制程（180nm以上），但不适合较为复杂的90nm设计；而第一代的闸道层次动态分析工具没有考虑到电晶体层次之区块，记忆体、类比和IP区块会占去整个晶片面积之70％，因此需要正确的作分析和模型；此外，电晶体层次之动态分析工具在全晶片效益和涵盖上也有其限制。因此，需要全新的解决方案以正确地涵盖全部晶片，且这解决方案也必须涵盖设计中之零组件、闸道和电晶体等，并要能够分析全晶片之动态效应与及对签核造成之冲击。 Shekhar Kapoor指出，PrimeRail可有效分析晶片上静态与动态电压下降（voltage-drop）和电子飘移（EM）等各种状况。配合新思的矽晶Star-RCXT、HSPICER、NanoSimR以及PrimeTimeR签核技术，可正确建立记忆体和类比电路之模型。而PrimeRail也可让Galaxy设计平台更有效地处理时序（Timing）、讯号完整性和功率​​网路的签核（sign-off）等问题。新思在1996年就推出了用在静态时序签证上的PrimeTime产品，在2001年将该产品扩展为PrimeTime SI，有能力处理讯号的完整性效果。 Shekhar Kapoor表示，PrimeRail除将协助客户解决处理时序上电压下降所带来的问题外，Galaxy设计平台更可提供完整的设计签核解决方案，以确保矽晶片的成功生产。