系統晶片（System-on-a-Chip；SoC）設計具有高效能、較短設計週期及較低製造成本等眾多優點，故此設計方法已成為目前IC設計的趨勢。但在系統晶片中，電路複雜度及設計方式均與傳統的電路截然不同。此外為了縮短設計週期，設計者亦常會整合不同的IP（Intellectual Property），例如微處理器（MPU）、類比/數位及數位/類比轉換器（ADC/DAC）、鎖相迴路（PLL）、數位訊號處理器（DSP）及記憶體等。而各個IP之間通常具有不同的測試策略及控制方式，這使得原本就不易解決的測試問題更顯得困難。

不同類型的電路有不同的測試方式，例如說邏輯電路是以掃瞄架構（Scan）與自動測試向量（Automatic Test Pattern Generation；ATPG）為主，而類比/混合訊號電路則多半是測量其功能與參數是否符合規格，記憶體則是以輸入測試演算法，由機台自行產生測試圖樣的方式。因此，若以傳統的測試方式來進行系統晶片測試的話，需要同時使用邏輯測試機台、類比/混合訊號測試機台及記憶體測試機台等，或者是選用同時具有上述幾種機台能力的系統晶片測試機台。這對於測試成本來說，相當不划算。如何運用可測試設計技術來降低系統晶片的測試複雜度，使用最便宜的測試機台與最短的測試時間，來完成系統晶片的測試，遂成為測試方面的研究主題之一。

本篇文章將介紹目前正在開發的可測試設計技術；這些技術除了應用在一般的晶片之外，也可以應用在系統晶片上，解決系統晶片在測試上的瓶頸。以下就我國目前正在開發的可測試設計技術，分成三個主題來介紹，包括：

AMS BIST

在AMS BIST技術方面，主要為ADC/DAC與PLL兩種電路的BIST技術，以下分別針對這兩種不同的BIST技術做說明。

ADC/DAC BIST

首先在ADC/DAC BIST方面，通常在混合信號積體電路的測試上，數位電路和類比電路是分開測試的。數位電路測試技術已相當成熟，但類比電路卻缺乏標準的錯誤模型（fault model）及可測試設計方法。因此，在近年來提出了許多ADC/DAC的BIST技術[1, 2]，顯示混合信號積體電路的測試技術有相當大的發展空間。

STC的技術則是以積分三角調變器（sigma-delta modulator）為基礎的BIST技術[3, 4]，應用於測試系統晶片中的ADC及DAC，進行靜態（static）與動態（dynamic）的測試。包含了差分非線性誤差（Differential Non- Linearity；DNL）、整體非線性誤差（Integral Non-Linearity； INL）、信號雜訊比（Signal-to-Noise Ratio； SNR）、諧波失真（harmonics distortion）及單向性（monotonic）等測試。整個內建自我測試的架構如(圖一)所示，主要由數位控制電路、全差動比較器、高精確度信號產生器及四個多工/解多工器所組成。

ADC靜態測試需使用差動線性斜波信號輸入，將理想的線性斜波輸入到以軟體模擬的積分三角調變器之行為模型來產生Bit_stream數位信號，再將此Bit_stream信號供給1-bit DAC及LPF（Low-Pass Filter）重建成高精確度的差動線性斜波，將ADC的輸出以Tally and Weight array方式分析，得其差分非線性誤差及整體非線性誤差。ADC動態測試使用single-tone或dual-tone的正弦信號，將ADC的輸出由傅利葉轉換（Fourier transform）方式分析其信號雜訊比及諧波失真。

《圖一　ADC/DAC內建自我測試架構方塊圖》

DAC靜態測試需由1-bit DAC及LPF產生差動線性斜波信號送入全差動比較器之正輸入，此斜波信號非常緩慢的上升，而比較器之負輸入則連接待測DAC的輸出，如(圖二)所示。當上升的斜波信號大於DAC輸出信號時，比較器輸出1，即Trans輸出1，此時控制單元之dac_code[12:0]計數加1，並將計數值送入DAC的輸入端，使得DAC輸出的類比信號增加1 LSB，此時DAC輸出信號大於斜波信號，比較器輸出0。在斜波信號持續上升追蹤DAC信號之同時，控制單元之計數器開始向上計數，直到緩慢上升之斜波信號再度大於DAC輸出信號時，Trans送出1，此時會將計數器之計數值由Code[5:0]送出。此計數值即記錄了ti的時間，並再次將dac_code[12:0]計數加1，如此持續的動作，依據所記錄之ti，將其總合取平均值相當於1 LSB的寬度。另外DAC之單向性測試，需送入緩慢上升與下降的斜波信號，如此即可完整的測試。

《圖二　數位類比轉換器之靜態測試》

鎖相迴路

鎖相迴路（Phase-Lock Loop；PLL）常應用於通訊領域上，例如：時脈從數位資料訊號上的恢復、衛星傳輸信號的恢復、頻率或是相位的調變與解調變及頻率倍頻等。於PLL電路中內建測試電路便可以自動產生測試樣本輸入於待測的鎖相迴路，並自動於晶片內部比對分析待測電路的輸出反應是否正確。使用內建測試電路的方法來測試PLL有以下好處：

PLL具有混合訊號的特性（如時序；timing），因此內建自我測試電路的設計，並不如純數位電路那般容易與成熟。目前已有專利內建自我測試技術，來解決PLL的測試問題。圖三為內建式抖動量（jitter）量測電路之設計方塊圖[5]；此設計可以整合於壓控震盪器（Voltage Controlled Oscillator；VCO）或PLL之系統晶片中，以減少量測時輸出入接腳或環境雜訊的干擾。根據抖動量的常用的定義，本技術把統計分析的運算設計在電路中，不但可以量得週期抖動量（period jitter）與長時間抖動量（long-term jitter），且不需再輸出資料做複雜的統計分析。

相較於其他已知的技巧，本技術之抖動值量測技術，巧妙地運用測試整合法與測試消去法（test integration & test subtraction），以得到更高的精確度與準確度。並且採用全數位設計（all digital standard cell base design），以提高可靠度（reliability）與抗雜訊的能力（noise immunity），所以本技術可適用於不同的製程。此外，量測電路本身亦已植入了可測試設計，可保障抖動值量測電路的可信度。

《圖三　抖動量量測電路之設計方塊圖》

Memory Testing

隨著製程的進步，記憶體在晶片中的比例越來越高，也因此嚴重影響了晶片的良率。記憶體設計者通常會設計備用的記憶體（備用的列記憶體及行記憶體）來替代損壞的記憶體以提升該記憶體的良率[6-8]。然而加入備用記憶體會增加整體記憶體的面積，對良率也有負面的影響。此外，不同的備用記憶體架構將直接地影響記憶體的修復率，以及內建的備用記憶體分析（Built-In Redundant Analysis；BIRA）電路的面積。此外，為了找出合理代價之下的最大良率，備用記憶體分析（Redundancy Analysis；RA）也成為一個重要的課題。

傳統上，處理備用記憶體修復的RA是由測試機台（Automatic Test Equipment；ATE）來運算的，但是嵌入式記憶體的分析及修復很難用ATE來處理。因此內建自我測試與診斷（BIST/BISD）、內建備用記憶體分析（BIRA）及內建自我修復（Built-In-Self-Repair；BISR）漸漸受到重視。以下將介紹BISR架構以及BIST模組與開電源（power-on）之BISR流程。

整個內建式自我修復方法架構如(圖四)所示，主要由主記憶體、備用記憶體、BIST、BIRA模組及包裝電路（wrapper）所組成。BIST電路可以用來偵測主記憶體及備用記憶體的錯誤，而BIRA電路則是根據所提出之RA演算法來決定備用記憶體的取代，包裝電路則是用來切換記憶體處於測試/修復與正常工作兩種不同模式。

《圖四　內建式自我修復方法架構方塊圖》

(圖五)為開電源（power-on）之BISR流程圖。在記憶體的生產過程中，如果備用記憶體發生錯誤，卻將其拿來修復主記憶體，將會發生嚴重的後果，而開電源BISR流程，就是用來解決這個問題。其流程如下：電源開啟後BIST模組會先測試備用記憶體，如果偵測到備用記憶體上有錯誤時，便會傳送一訊號給BIRA模組將此錯誤的備用行記憶體或列記憶體標記成錯誤。完成備用記憶體測試之後，BIST模組將會開始測試主記憶體。如果主記憶體偵測到錯誤時，將會啟動BIRA模組並進入RA的流程。RA流程便會決定該使用備用的行（column）記憶體或列（row）記憶體來修復該錯誤，再傳送一個訊號給BIST模組繼續未完的測試。但如果此時已經沒有備用的行或列記憶體時，便會傳送一個訊號給外部，標明此記憶體已無法修復。

《圖五　開電源之BISR流程》

BIST模組區塊如(圖六)所示，主要由一控制單元（CTR）及一測試訊號產生器（TPG）所組成。控制單元用以接收並處理測試命令，並傳送訊號給測試訊號產生器來產生對應之訊號。而控制單元的設計為一有限狀態機，當偵測到錯誤時，TPG會先暫停並傳送訊號給BIRA模組，待RA完畢之後，BIRA模組會再傳送訊號給TPG以繼續未完的測試。

《圖六　BIST模組區塊圖》

BIRA模組如(圖七)所示，由處理單元（PE）以及位址對應單元（ARU）所組成。其中處理單元（PE）是使用有限狀態機的方法實現，用以偵測記憶體錯誤以及判別是否有剩餘的備用記憶體可用。若有多餘的備用記憶體，便使用它去修復所偵測到的錯誤，並傳送訊號給BIST模組；反之，若已無備用記憶體時，處理單元會進入輸出錯誤的狀態並傳送訊號給外部。

而位址對應單元（ARU）是用來儲存截至目前為止錯誤單元的位址，並比較目前所測到的錯誤單元位址與之前儲存的位址是否相同。在測試/修復模式時，BIST模組會先測試備用記憶體，如果備用記憶體偵測到錯誤時，位址對應單元會接收並標記有錯之備用記憶體，然而在測試主記憶體的過程中，遇到要修復的行或列時，便將該位址儲存於ARU中的行及列位址中。在正常工作模式要存取記憶體時，送入的位址將會和之前存在儲存單元中的位址相比較。如果比較結果和之前儲存於儲存單元中相同的話，信號產生器將觸發控制訊號來重新配置主記憶體和備用記憶體之間的輸出輸入，藉此來替換主記憶體中含有錯誤的細胞。

《圖七　BIRA模組區塊圖》

SoC Testing

Low Power Testing

近年來由於SoC已漸成設計主流，測試時功率消耗所產生的問題已大受重視，這可由最近數年內相關之研究論文急遽增加看出。測試時的功率消耗多寡對測試品質的影響如下所述[9]：

接著我們將針對掃描測試方式介紹一種可降低測試功率消耗的技術。不同於以往的技術，此技術不僅可降低測試功率消耗，亦可以降低測試應用時間，且只需要極少的硬體負擔（hardware overhead）。此技術的基本觀念，是只需要對部分的暫存器進行掃描及壓縮測試向量，以達到降低測試時間及功率消耗。為了配合此掃描架構，我們提出一測試向量產生過程，去產生適合此架構所需要的測試向量[10]。其中測試向量產生過程包含以下五個步驟：

《圖八　向量排序》

用(圖九)說明所提出之掃描硬體架構。首先對所有的掃描暫存器增加disable的功能，其中控制信號DIS_1可同時控制掃描線（SC_CS1, SC_CS2）的動作，當DIS_1執行時，掃描暫存器將不接受新的輸入資料而保持其本身的數值。掃描線（SC_ICS）輸出及SC_CS1輸出是經由掃描輸出線（scan_output）將測試結果輸出至外界觀察。在此測試架構中，並不需要對測試結果（test response）加入額外的硬體電路，也不需要進行測試結果壓縮（compression）。此外在此架構中，我們使用SE和SEL輸入控制訊號來控制整體的測試運作。當SE＝0及SEL＝1時，電路操作於正常模式下，當SE＝1時，則進入測試模式，並配合SEL的輸入信號，選擇不同的測試結果輸出外界觀察。由實驗結果可知，相較於傳統的掃描方式，目前的技術可有效地降低掃描測試所需之測試時間及功率消耗。

《圖九　掃描硬體架構》

Software-based Self Testing

通常，在SoC中可能會具有一或多個可程式化的元件（如MPU or DSP）；測試此類型可程式化元件複雜度極高且測試方式多數仍是採用完全掃描（Full scan）與ATPG的方式。然而其測試時間與測試所需容量，是與電路中正反器與輸出入數目成正比變化，甚至有些SoC的設計，測試機台已無法滿足測試的需求了。雖然有人提出以數位邏輯的內建自我測試（logic BIST）技術來解決機台的問題，但它必須面對的是額外硬體負擔過高、錯誤涵蓋率偏低（lower fault coverage）等等問題。

軟體自我測試（software-based self testing；SWB）即是一套新的測試技術，來解決上述必須面對的問題[11-14]。系統中的處理器（MPU or DSP）不但可以測試本身的好壞，同時可以測試晶片上的其他元件，達到自我測試的功能。此技術的最大優點在於可以減少額外的測試成本和面積。

由於在SoC中的模組是不容易由外接的IO直接測得，因此要先將其待測模組（Module Under Test；MUT）進行分割，並在電路外圍加上“虛擬限制電路（Virtual Constraint Circuit；VCC）”；VCC即是來模擬此待測模組在SoC中對其他模組的連線和溝通協定。接著，再將MUT連同VCC一起合成，進行ATPG，產生測試圖樣，然後把所得到的模組層測試樣本轉換成指令層的測試程式，並做錯誤涵蓋率的分析。最後，在測試時，載入這些指令來測試此模組。

就軟體自我測試技術而言，VCC的合成對於ATPG的錯誤涵蓋率有著重要的影響。由於VCC是用來模擬待測模組和其他模組的訊號的傳遞和溝通行為，因此VCC將避免ATPG軟體產生錯誤或是不存在於指令集的測試圖樣。如(圖十)，由待測電路之輸入端的VCC可以知道，VCC有著解碼指令集的功能，且它扮演一個很重要的角色，可以在測試該模組時，幫助module-level的測試圖樣轉換成instruction-level 的測試程式（test program）；換句話說，若在合成VCC時，限制條件不完整的話，不但會產生指令集無法轉換的測試圖樣，更會影響待測模組的測試效果。

《圖十　Virtual Constraint Circuit基本架構》

SoC Test Integration

目前的單晶片系統中，包含了不同廠商的IP電路。因此，需要一個新的測試架構來整合SoC的測試。而IEEE P1500的目的即在制定核心電路的測試架構標準[15]，此標準必須包括：

IEEE P1500對其標準範圍的界定亦相當清楚，其只對核心電路周圍之存取及隔斷機制建立標準，包括接腳之協定（protocols）及測試模式之控制機制。但系統晶片本身之測試存取機制（Test Access Mechanism；TAM）則留給系統晶片整合者來設計。另外核心電路本身之BIST、Scan、IDDQ等測試架構，則給核心電路設計者去設計，P1500僅負責支援、啟動及控制這些測試電路與完成其測試動作。P1500測試架構標準如(圖十一)所示。

P1500之串列存取機制（WSI、WSO）是強制規範好的，但因串列式存取機制僅有單一的資料輸入和輸出線，在測試時間上顯然無法滿足單晶片系統的需求，所以P1500標準亦支援並列式測試存取機制。不過此並列式存取機制在P1500的規範裡，並未規範如何實現，而是由系統整合者自行定義。目前TAM的設計方式大略可歸納為：(1)Daisy Chained TAM、(2)Bussed TAM、(3)Direct Access TAM [16]。

《圖十一 IEEE P1500測試架構》

縱觀目前P1500 SoC測試規劃中，重點著重在wrapper部分的規範。這部分的規範，與IEEE 1149.1極為相似，必須使用3～4 bits的指令暫存器（Instruction Register； IR）做為指令的存放，如(圖十二)左圖。若將IR降為1 bit，如圖十二右圖，並如圖中的配合Combination Logic，有效的縮短測試時間。除此之外，尚可對測試排程進行有效的規劃，以縮短測試所需的時間與花費。

《圖十二　傳統設計（左）與IR reduction（右）的比較》

結語

本文介紹了目前國內在可測試設計技術方面的研發成果。從這些技術不難發現，SoC的核心電路測試已趨勢朝向自我測試的趨勢。至於在整個SoC的測試方面，儘管目前P1500尚未正式成為SoC測試標準，但是此方式確實可以解決目前SoC內部的核心電路不易測試的問題。此外，如何透過自動化技術來整合SoC裡所有核心電路的測試，包括整個SoC的測試策略、wrapper與測試控制電路的生成與連結，以及將核心電路的測試圖樣自動轉換成晶片對外I/O埠輸入/輸出的格式等等，都是未來還需要努力的目標。

（作者任職於工研院系統晶片技術發展中心設計自動化部可測試設計課，本文原文曾刊載於該中心《系統晶片》技術期刊）

＜參考文獻

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延 伸 閱 讀	學界、業界現今在開發一套技術，以針對SoC進行整合測試，也就是所謂的P1500標準，而為了描述P1500標準，也同時發展出另一套測試語言CTL（Core Test Language）。相關介紹請見「SoC整合測試技術探索──P1500與CTL簡介」一文。 隨著IC產業朝向0.13微米以下線寬與千萬閘級以上的SoC趨勢發展，EDA工具的配合對於IC設計業者來說重要性日益顯著；本文將位讀者剖析目前IC設計工具的技術趨勢與挑戰。你可在「IC設計工具技術趨勢與探索」一文中得到進一步的介紹。 借助於EDA技術，可以實現可測試性設計自動化，提高電路開發工作效率，並獲得高品質的測試向量，從而提高測試品質、低測試成本。在「可測試性設計與EDA技術」一文為你做了相關的評析。

市場動態	在朝90奈米及更先進技術邁進的過程中，設計團隊與製程工程師們面臨著哪些挑戰？又應該如何因應這些挑戰呢？相關介紹請見「90奈米技術規則多　專家提出良率最佳化方案」一文。 為協助IC設計業者克服設計日益複雜與成本大增的挑戰，工研院系統晶片技術發展中心（STC）於第十二屆電子設計自動化及測試研討會暨展覽會中提供各種設計解決方案。你可在「工研院系晶中心提供IC設計與測試的全方位服務」一文中得到進一步的介紹。 EDA大廠Synopsys與中國大陸晶圓業者上海華虹NEC（HHNEC），雙方將針對華虹NEC之0.25微米製程生產線，共同開發新一代的參考設計流程。在「華虹NEC與Synopsys合作開發新一代IC設計流程」一文為你做了相關的評析。