隨著抖動技術規範成為比較介面IC的常用標準，市場上出現了數種能夠總括個別元件的抖動性能技術。其中之一是抖動轉移曲線（Jitter Transfer Function；JTF）技術。透過記錄一個包含鎖相迴路（Phase Lock Loop；PLL）元件的JTF資料，能為設計人員提供不同抖動頻率的性能總括，例如抖動頻寬可顯示元件衰減或放大抖動的區域。本文將討論測量這種函數曲線的技術，並主要解構JTF曲線的斜率和峰值含義。在實驗室環境分析一個含有PLL和低壓差動訊號（LVDS）設備的串列器解串器（SERDES）對，最終並得出詳細的JTF，並同時會解說不同的抖動種類。通過JTF和相關的抖動性能詳解，設計人員可以對兩家供應商提供的IC進行抖動比較，並在設計IC時仍將其抖動頻寬作為考慮。

PLL特性

PLL是用來為SERDES對提供精確時序。它是元件的內在電路，需要依據輸入時鐘頻率進行鎖定，生成正確的倍增係數，並維持最少抖動的輸出。使用PLL的原因是假如輸入信號的邊緣位置或週期發生細微變化，其固有的回授路徑能夠進行不斷的修正。由於高速時鐘速率在現今的設計中屢見不鮮，PLL的使用也越來越多。對於串列器來說，提供1.25GHz時鐘頻率並維持高精度的元件至元件時間偏差是不切實際的。PLL回授迴路會不斷對照來源系統時鐘修正自身的頻率；而在串列器中，這個時鐘源即TTL輸入資料的頻率。

所有SERDES PLL都有一個輸入頻率（通常為CLKIN引腳），由TTL資料速率設定，還有一個必須與該輸入頻率同步的內核頻率。該內核頻率負責時序的串列處理。如果PLL不運行，就不能進行資料壓縮。鎖相迴路前端使用一個相位檢測器，用以確定相位的變相差值。這數值通常用於輸入濾波器，以控制發送給壓控振盪器（VCO）的電壓。VCO接受這個電平後，會根據類比輸入修改其方波迴接頻率。之後，“分頻”轉移功能會負責CLKIN至PLL頻率的最終比例。(圖一)給出了PLL的事件序列。

《圖一　鎖相迴路（PLL）控制電路的工作流程圖》

對於PLL運作有幾個關鍵因素需要注意：在串列器和解串器之間的鎖定所需的時間、功耗、各回授迴路修正因數的解析度，以及抖動對電路的影響。由於這許多性能因素的混合，由兩家IC廠商所提供明顯相同的PLL很可能在應用環境中出現極不同的抖動性能曲線。因此，採用特徵曲線來描述每個PLL非常有用，相當於為每個PLL賦予一個DNA值。

最適合比較兩個不同供應商的PLL測試為抖動頻寬測試。這測試所需的設備令測試費用非常昂貴，但測試結果對於在兩個或更多供應商之間就具體的PLL設計進行選擇和衡量時才有用，例如在濾波器設計中比較兩個電荷泵電路。在介紹這測試前，必須對抖動作出簡要的定義。

抖動

當差動信號的頻率超過數百MHz時，便要使用眼狀圖的測量來評價信號的完整性。這些測量結果通常統稱為抖動。

抖動可分為幾種類型。信號的集合抖動稱作整體抖動（TJ），由確定性和隨機分量構成。確定性抖動（DJ）是限定的測量資料，可以隨時間重複，並在抖動頻譜直方圖的兩個限定峰值間測得。隨機抖動（RJ）沒有受限，具有高斯 （Gaussian）分佈特性，即測得的RJ頻譜直方圖資料會隨測量區域採樣數的增多而不斷擴大。

為什麼要討論PLL的抖動呢？如上所述，TTL輸入時鐘（TCLK）是PLL的基準輸入頻率。該頻率將分佈於整個主板，容易受到可能的EMI干擾，包括開關電源雜訊和接地雜訊。這會直接影響串列器的內部PLL，進而影響串列流中資料位元的佈局。TCLK引腳的抖動如何與串列流耦合是由內部PLL的設計控制。故評價個別供應商的串列器（或任何PLL） 的最佳方式是記錄JTF曲線。

抖動轉移曲線（JTF）

進行這測試的方法很多，以下只是其中之一。測試包括：在TTL的TCLK線施加特定的受控抖動，並測量LVDS時鐘輸出線的DJ。 通常的方法是將抖動幅度設置為資料位元週期的一小部分（一般為資料位元周期的10％），在本測試中為1奈秒。將抖動幅度設置為小於1奈秒是可能的，但需要更精細的輸出抖動測量技術。較大的振幅易於觀察和顯現特徵，特別是使用示波器進行測量時。這測試的目的（如以下流程圖所示）是透過記錄JTF圖形得出PLL的抖動轉移特性，而具體的數值並不重要。

《圖二　抖動轉移曲線測試裝置》

在資料獲取過程中可修正的變數是抖動頻率，這是時鐘脈衝邊沿從－500ps移到500ps（因為所用的數值為1奈秒）的速率。在(圖三)所示的轉移曲線中，正弦抖動被施加於載波頻率上。正弦抖動函數描述施加到TCLK之前抖動幅度的變化。這可能是最難產生的信號，但隨著新的抖動設備推陳出新，這項工作變得越來越簡單和精確。在這個測試中使用Wavecrest抖動發生器 DTS550，載波頻率為串列器運行所要求的實際TTL頻率，在SERDES元件中通常為40MHz至120MHz。正弦抖動會利用抖動發生器疊加在該載波頻率上。在選擇抖動頻率測量資料的解析度時，請注意曲線圖的X頻率軸採用了對數刻度。(圖三)所示為由10KHz起始和5MHz終結抖動頻率的測量圖形。通常，最大頻率都會由抖動發生器的上限設定。

《圖三　串列器的抖動轉移曲線》

(圖三)中JTF曲線所示為元件在三種載波頻率下採集的資料。從圖形的左面開始，可以看出給元件施加1奈秒的抖動後，輸出有明顯變化。這表明PLL能夠追蹤低頻抖動，即是說該抖動在PLL的頻寬範圍內。隨著抖動頻率增加，PLL的輸出抖動會隨溫和的PLL相位幅度而逐漸增加至峰值。對此頻率的抖動，PLL實際上是增加了抖動。比較兩個串列器時，具有最低峰值和最小頻寬的元件通常會轉移最低的整體抖動。波形曲線從峰值降到最終水平的速率也很重要，因為它是決定頻寬的重要因素。此外，斜率越陡，越能減弱高頻抖動元件。在極高的抖動頻率下，波形的最終靜止點可視為PLL設計的固有抖動。隨著載波頻率升高，主要的PLL抖動降低，但在較高的載波頻率下，PLL固有抖動和時鐘頻率的乘積可能增大。峰值間的偏移是抖動頻率和PLL頻率之間的相位偏差。因此，在元件的未來工作頻率下進行初步的抖動測試和評估相對重要。

JTF總結

PLL是當今PCB高時鐘速率設計中一項靈敏和必需的工具。對於成本要求嚴格的設計，沒有經費進行冗長的硬體開發，詳盡的時鐘信號分析可以簡單地通過降低時間信號抖動，帶來更高的傳輸量。此舉可縮減時序調整支出，提供較大的視窗傳輸資料。在評估抖動轉移曲線時，需注意主要峰值產生的頻率，這頻率促使PLL的抖動達到最大。從上面的圖形中可以看到，在300KHz到600KHz範圍內的抖動被放大。在這個頻率下，串擾靈敏度可能不會影響數位設計，然而在前文曾提過開關電源雜訊的影響，電源的效率通常超過90％，並採用磁性元件以減少尺寸，因此電源開關頻率現接近500HKz範圍。繪製在Vcc施加受控雜訊/抖動的PLL抖動轉移曲線，從而獲取更多知識，擴展有關的資料。抖動轉移曲線的測量能夠為工程師，包括PLL設計人員和元件篩選小組，提供協助，透過建立精確的JTF測試計畫大幅降低設計或篩選過程中的風險。（作者為快捷半導體積體電路部資深技術行銷工程師）