简介

低电压正发射极耦合逻辑(LVPECL) 是一种既定的高频差动讯号标准，此标准最早可回溯至1970 年代以及更早的时期，当时高速IC 技术仅局限于NPN 电晶体而已，由于仅能实现主动上拉，因此外部元件必须被动地将输出下拉。对于直流电(DC)耦合低电压正发射极耦合逻辑而言，这些外部元件不仅将输出驱动器偏置至导通状态，也终止了相关差动传输线。然而，对于首次使用 LVPECL 的使用者而言，在完成输出级的设计时，此种可实现两种需求的电路设计弹性，可能会是令他们混淆的来源。他们往往面临到一系列的终端选项，并且没有可据以做出选择的基础。

本文旨在透过系统化的方式来进行拓扑，以及做出元件规格值的选择，将会以输出驱动器的架构以及标准的供电电压减2 伏特(VCC-2V) 的偏压及终端线路来做为开端。这种终端的特性与限制将会被深入的讨论，而且使用较少元件及较低功耗的替代线路 T 与 PI 终端，将会在此进行介绍及说明其特点。除此之外，有着内部终端的时脉接收器之使用，以及偏压电组的选择，以及供交流电终端所用之耦合电容，也都会在此一并讨论。
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