以现今的芯片设计的发展趋势而言，基于设计成本的考虑，一般都会考虑系统芯片设计的可能性。近年来制程技术的成熟，也使系统芯片设计的可行性增加。因此，系统芯片的概念已经是一种不可阻档的趋势了。系统芯片除了在硬件方面面临了一些实作的问题外，系统芯片在不论设计、整合、系统层级的软件自动化上，往往也都面临很大的挑战。在测试的领域里，系统芯片测试同样也遇到了许多困难，为了解决这些困难，达到系统芯片测试的需求，有很多学者提出看法。IEEE 1500测试封套就是一种被广为研究的系统芯片测试封套，初期的目标在于提出纯数字的系统芯片测试方法，并希望最后可以使用在数字、模拟还有内存的混合测试中。一般人皆可依据此标准实作出可以嵌入在系统芯片中之IP核心电路，并使嵌入之IP核心电路可以透过标准测试封套完成功能操作、旁通、内部测试以及外部测试等动作。测试封套不仅可以使系统芯片测试标准化，还可以避免为了测试不同的IP核心电路，而重新设计每个IP核心电路。并且测试封套可以利用统一控制讯号控制的特性，进而达到每个IP核心电路以及各自的测试图样的再利用。

随着制程的进步，延迟时间会渐渐缩短。但是连接在线的延迟时间缩短的幅度并不如一般的逻辑闸，所以连接在线的延迟时间渐渐的赶上了在逻辑闸中的延迟时间。因此，延迟时间的考虑变的越来越复杂。并且，先进的制程也比较不稳定，在芯片的制作过程中，很容易造成预期外的延迟时间，并造成延迟错误。可预见的，测试延迟错误将会变的越来越重要。大部分传统延迟错误测试所提的研究，都是研究如何提升测试的错误涵盖率(Fault Coverage)，也有一部分研究如何有效的降低测试功率。但以现今而言，一个有效的系统芯片的延迟错误测试方法，或许才是当务之急。使用IEEE 1500标准测试封套来执行系统芯片的延迟错误测试，是一个不错的想法。有一些研究提出以IEEE 1500标准测试封套实现系统芯片的延迟错误测试方法，但是这些方法都没有考虑连接在线的延迟时间。为了更准确的执行系统芯片的延迟错误测试，本篇研究提出两种以IEEE 1500标准测试封套实现系统芯片的延迟错误测试方法。

IEEE 1500简介
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