过去数年，数字电路的测试方法一直随着科技演进。其中，首次的最大改变是从芯片I/O的功能性测试（以逻辑仿真测试向量为基础）转变成以扫描（scan）为基础的测试方法。当测试的复杂度增加时，以功能性测试法来检测制程的缺陷（defect）将变得越来越困难（和昂贵）。功能性测试通常具有低的「黏着性测试（stuck-at test）」之覆盖范围，并需要大量的人力来开发。需要使用「可测试性设计（Design for Test；DFT）」的方法，才能解决功能性测试的限制问题，譬如：扫描测试和「自动测试样本产生器（Automatic Test Pattern Generator；ATPG）」──这是针对「黏着性故障（stuck-at fault）」模型。这是一个普遍被接受的观念：高的黏着性测试之覆盖范围是一种确保产品质量的最低要求。必须注意的是，不是所有的公司都同时从功能性测试转换成以扫描为基础的ATPG──有些公司具有额外的资源，能够负担追加的开销，仍继续使用功能性测试法来企求高质量的产品。

除了黏着性测试以外，IDDQ测试（测量一个处于静态状态下的装置之无负载电流量）已经成为一种能确保产品质量的有效方法。大于130 nm的制程，若使用黏着性和IDDQ测试法，通常就足以维持出货前的产品质量。这是因为过去的制程缺陷，在本质上，大都是属于静态的，而静态的缺陷比较容易以黏着性测试法来发现和解决。此外，它们的无负载泄漏电流是很小的，因此IDDQ可以有效地检测出许多非静态的缺陷。

然而，许多公司已经注意到，当尺寸达到130 nm时，上述情况就改变了。在这个尺寸（或更小）中，线路密度、讯号完整性、高频的需求都使芯片大小逼近于它的极限值。曾经是静态的缺陷，现在不再是静态的了；它们已经变成延迟缺陷。在许多案例中，有缺陷的节点虽然可以得到正确的逻辑准位，但是它们的功能性时钟速率会变慢。延迟缺陷的例子包括：电阻短路、电阻断路和讯号完整性问题。延迟缺陷是比较难被检测和诊断的，这暴露了传统测试方法的极限。在130 nm和以下的制程，IDDQ测试法将无法检测出细小的延迟缺陷，这是因为平均泄电流的增加使得测量的最小单位（resolution）无法再更小。黏着性测试和IDDQ测试仍然可以用来捕抓静态的和大量的延迟缺陷，但是，它们还需要能有效检测出延迟缺陷的测试方法来辅助。
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