相信有些人已注意到去年才冒出的一个新名词 - "Structure ASIC"，它是ASIC业者所提出的新解决方案，有意抢攻今日ASIC与FPGA之间的一大片空白市场。它的概念很简单，既然标准电路单元（Standard Cell）的ASIC途径太过僵化，而FPGA途径又无法满足高效能、低耗电等需求，那何不寻求中间路线，也就是在ASIC的电路设计加入可程化的逻辑区块/金属层，进而兼顾两种技术的优势。

这个想法颇具说服力，因为如大家所熟知的，ASIC与FPGA的优缺点正好是互相对立。 ASIC虽能提供最佳的元件密度、高效能、低耗电及大量生产的成本效益，但却有极高的投产门槛及变更设计上的困难。 FPGA的可现场编程优势明显，但却有元件密度不高的缺陷，这主要是因它将近九成的空间用在可程式的互连线路的原因；至于效率上，FPGA一般只能达到ASIC的20%，在耗电上更可能高于ASIC十倍至十五倍。

由此看来，这两者的中间地带确实存在，问题是该用什么方法来加以填补呢？依Structure ASIC的业者所声称的，他们的作法能做到Standard Cell ASIC元件密度的35%，效能上更能达到七成左右，而在耗电上则只会高出二倍或三倍，但远低于FPGA的状况。此外，可自我定义的金属层弹性则能让客户在设计成本上降低到原本的四分之一，并且省下不少在光罩上的成本。当然，他们也强调在设计时程上的好处，也就是从设计交出（design handoff）到​​出产原型（prototype），相较于一般需要三到六个月的ASIC来说，Structure ASIC只需要约六个星期的时间，快了一半以上。
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